JPH10256898A - Ｃｍｏｓゲート回路 - Google Patents
Ｃｍｏｓゲート回路Info
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- JPH10256898A JPH10256898A JP9054461A JP5446197A JPH10256898A JP H10256898 A JPH10256898 A JP H10256898A JP 9054461 A JP9054461 A JP 9054461A JP 5446197 A JP5446197 A JP 5446197A JP H10256898 A JPH10256898 A JP H10256898A
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Abstract
(57)【要約】
【課題】 入力信号の変化の順序にかかわらず遅延時間
が一定で、かつその遅延時間が短いＣＭＯＳゲート回路
を提供する。 【解決手段】 入力信号ＩＮ１，ＩＮ２がそれぞれ
“Ｈ”，“Ｌ”であると、ノードＮ１１，Ｎ１２はそれ
ぞれ接地電位ＧＮＤ、電源電位ＶＤＤである。ここで入
力信号ＩＮ１が“Ｌ”に変化すると、ＰＭＯＳ１２2,2
がオン状態になり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ
１２2,2 を通して直ちに電源電位ＶＤＤに変化する。一
方、入力信号ＩＮ１，ＩＮ２がそれぞれ“Ｌ”，“Ｈ”
であると、ノードＮ１１，Ｎ１２はそれぞれ電源電位Ｖ
ＤＤ、接地電位ＧＮＤである。ここで入力信号ＩＮ２が
“Ｌ”に変化すると、ＰＭＯＳ１２1,2 がオン状態にな
り、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２1,2 を通し
て直ちに電源電位ＶＤＤに変化する。これにより、遅延
時間が一定かつ短いＣＭＯＳゲート回路が得られる。
が一定で、かつその遅延時間が短いＣＭＯＳゲート回路
を提供する。 【解決手段】 入力信号ＩＮ１，ＩＮ２がそれぞれ
“Ｈ”，“Ｌ”であると、ノードＮ１１，Ｎ１２はそれ
ぞれ接地電位ＧＮＤ、電源電位ＶＤＤである。ここで入
力信号ＩＮ１が“Ｌ”に変化すると、ＰＭＯＳ１２2,2
がオン状態になり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ
１２2,2 を通して直ちに電源電位ＶＤＤに変化する。一
方、入力信号ＩＮ１，ＩＮ２がそれぞれ“Ｌ”，“Ｈ”
であると、ノードＮ１１，Ｎ１２はそれぞれ電源電位Ｖ
ＤＤ、接地電位ＧＮＤである。ここで入力信号ＩＮ２が
“Ｌ”に変化すると、ＰＭＯＳ１２1,2 がオン状態にな
り、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２1,2 を通し
て直ちに電源電位ＶＤＤに変化する。これにより、遅延
時間が一定かつ短いＣＭＯＳゲート回路が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理和（以下、
「ＯＲ」という）や論理積（以下、「ＡＮＤ」という）
等の論理回路を構成するＣＭＯＳゲート回路に関するも
のである。
「ＯＲ」という）や論理積（以下、「ＡＮＤ」という）
等の論理回路を構成するＣＭＯＳゲート回路に関するも
のである。
【０００２】
【従来の技術】図２は、従来のＣＭＯＳによる２入力の
ＯＲの否定（以下、「ＮＯＲ」という）ゲート回路の構
成図である。このＮＯＲゲート回路は、入力信号ＩＮ１
が入力される端子１と、入力信号ＩＮ２が入力される端
子２を有している。端子１，２は、それぞれＰチャネル
ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３，
４のゲートに接続されている。ＰＭＯＳ３のドレインは
電源電位ＶＤＤに接続され、ソースはノードＮ１に接続
されている。ＰＭＯＳ４のドレインはノードＮ１に接続
され、ソースは端子５に接続されている。端子５と接地
電位ＧＮＤの間には、ＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）６，７が並列接続され、
これらのＮＭＯＳ６，７のゲートは、それぞれ端子１，
２に接続されている。そして、端子５に出力信号ＯＵＴ
が出力されるようになっている。
ＯＲの否定（以下、「ＮＯＲ」という）ゲート回路の構
成図である。このＮＯＲゲート回路は、入力信号ＩＮ１
が入力される端子１と、入力信号ＩＮ２が入力される端
子２を有している。端子１，２は、それぞれＰチャネル
ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３，
４のゲートに接続されている。ＰＭＯＳ３のドレインは
電源電位ＶＤＤに接続され、ソースはノードＮ１に接続
されている。ＰＭＯＳ４のドレインはノードＮ１に接続
され、ソースは端子５に接続されている。端子５と接地
電位ＧＮＤの間には、ＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）６，７が並列接続され、
これらのＮＭＯＳ６，７のゲートは、それぞれ端子１，
２に接続されている。そして、端子５に出力信号ＯＵＴ
が出力されるようになっている。
【０００３】いま、入力信号ＩＮ１，ＩＮ２の内の少な
くとも１つのレベルが“Ｈ”であると、ＰＭＯＳ３，４
の直列回路はオフ状態となり、ＮＭＯＳ６，７の並列回
路はオン状態になる。これにより、端子５には、ほぼ接
地電位ＧＮＤに等しいレベル“Ｌ”の出力信号ＯＵＴが
出力される。一方、入力信号ＩＮ１，ＩＮ２がともに
“Ｌ”であると、ＰＭＯＳ３，４の直列回路はオン状態
となり、ＮＭＯＳ６，７の並列回路はオフ状態になる。
これにより、端子５には、ほぼ電源電位ＶＤＤに等しい
“Ｈ”の出力信号ＯＵＴが出力される。このように、Ｃ
ＭＯＳによるＮＯＲゲート回路は、入力信号ＩＮ１，Ｉ
Ｎ２のレベルに応じてＮＯＲの信号を出力信号ＯＵＴと
して出力する。
くとも１つのレベルが“Ｈ”であると、ＰＭＯＳ３，４
の直列回路はオフ状態となり、ＮＭＯＳ６，７の並列回
路はオン状態になる。これにより、端子５には、ほぼ接
地電位ＧＮＤに等しいレベル“Ｌ”の出力信号ＯＵＴが
出力される。一方、入力信号ＩＮ１，ＩＮ２がともに
“Ｌ”であると、ＰＭＯＳ３，４の直列回路はオン状態
となり、ＮＭＯＳ６，７の並列回路はオフ状態になる。
これにより、端子５には、ほぼ電源電位ＶＤＤに等しい
“Ｈ”の出力信号ＯＵＴが出力される。このように、Ｃ
ＭＯＳによるＮＯＲゲート回路は、入力信号ＩＮ１，Ｉ
Ｎ２のレベルに応じてＮＯＲの信号を出力信号ＯＵＴと
して出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
従来のＮＯＲゲート回路等のＣＭＯＳゲート回路では、
次のような課題があった。例えば、入力信号ＩＮ１，Ｉ
Ｎ２が、それぞれ“Ｈ”，“Ｌ”であると、ＰＭＯＳ３
はオフ状態、ＰＭＯＳ４はオン状態になっているので、
ノードＮ１の電位はほぼ接地電位ＧＮＤである。この状
態で入力信号ＩＮ１が“Ｌ”に変化すると、ＰＭＯＳ３
がオン状態になり、まず、ノードＮ１の電位がほぼ電源
電位ＶＤＤに変化する。次に、ノードＮ１の電位変化に
従って、端子５の電位は、オン状態のＰＭＯＳ４を通し
てほぼ電源電位ＶＤＤに変化する。一方、入力信号ＩＮ
１，ＩＮ２が、それぞれ“Ｌ”，“Ｈ”であると、ＰＭ
ＯＳ３はオン状態、ＰＭＯＳ４はオフ状態になっている
ので、ノードＮ１の電位はほぼ電源電位ＶＤＤである。
この状態で入力信号ＩＮ２が“Ｌ”に変化すると、ＰＭ
ＯＳ４がオン状態になり、端子５の電位は、このＰＭＯ
Ｓ４を通してノードＮ１の電位にほぼ等しい電源電位Ｖ
ＤＤに変化する。
従来のＮＯＲゲート回路等のＣＭＯＳゲート回路では、
次のような課題があった。例えば、入力信号ＩＮ１，Ｉ
Ｎ２が、それぞれ“Ｈ”，“Ｌ”であると、ＰＭＯＳ３
はオフ状態、ＰＭＯＳ４はオン状態になっているので、
ノードＮ１の電位はほぼ接地電位ＧＮＤである。この状
態で入力信号ＩＮ１が“Ｌ”に変化すると、ＰＭＯＳ３
がオン状態になり、まず、ノードＮ１の電位がほぼ電源
電位ＶＤＤに変化する。次に、ノードＮ１の電位変化に
従って、端子５の電位は、オン状態のＰＭＯＳ４を通し
てほぼ電源電位ＶＤＤに変化する。一方、入力信号ＩＮ
１，ＩＮ２が、それぞれ“Ｌ”，“Ｈ”であると、ＰＭ
ＯＳ３はオン状態、ＰＭＯＳ４はオフ状態になっている
ので、ノードＮ１の電位はほぼ電源電位ＶＤＤである。
この状態で入力信号ＩＮ２が“Ｌ”に変化すると、ＰＭ
ＯＳ４がオン状態になり、端子５の電位は、このＰＭＯ
Ｓ４を通してノードＮ１の電位にほぼ等しい電源電位Ｖ
ＤＤに変化する。
【０００５】このように、端子１，２に与えられる入力
信号ＩＮ１，ＩＮ２の変化の順序によって、出力信号Ｏ
ＵＴが出力されるまでの遅延時間が異なっている。この
遅延時間の差は、ＰＭＯＳ３等の動作遅延時間によるも
のであり、一般的に数１０ｐｓ程度である。このよう
に、入力信号ＩＮ１，ＩＮ２の変化の順序によって出力
されるパルス幅が異なることにより、高速動作を必要と
するクロック信号回路等において、誤動作を生じさせる
恐れがあった。また、回路構成によっては、遅延時間の
相違で生ずるひげ状のパルス（ハザードともいう）によ
る誤動作の恐れもあった。本発明は、前記従来技術が持
っていた課題を解決し、入力信号の変化の順序にかかわ
らず遅延時間が一定で、かつその遅延時間が短いＣＭＯ
Ｓゲート回路を提供するものである。
信号ＩＮ１，ＩＮ２の変化の順序によって、出力信号Ｏ
ＵＴが出力されるまでの遅延時間が異なっている。この
遅延時間の差は、ＰＭＯＳ３等の動作遅延時間によるも
のであり、一般的に数１０ｐｓ程度である。このよう
に、入力信号ＩＮ１，ＩＮ２の変化の順序によって出力
されるパルス幅が異なることにより、高速動作を必要と
するクロック信号回路等において、誤動作を生じさせる
恐れがあった。また、回路構成によっては、遅延時間の
相違で生ずるひげ状のパルス（ハザードともいう）によ
る誤動作の恐れもあった。本発明は、前記従来技術が持
っていた課題を解決し、入力信号の変化の順序にかかわ
らず遅延時間が一定で、かつその遅延時間が短いＣＭＯ
Ｓゲート回路を提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明は、ＣＭＯＳゲート回路において、第１の電
源電位と出力ノードとの間に、相補的な第１と第２の導
電型のＭＯＳトランジスタの内のｎ（但し、ｎは複数）
個の該第１の導電型のＭＯＳトランジスタが直列接続さ
れた直列回路をｎ個並列に接続して構成され、そのｉ
（但し、ｉ＝１〜ｎ）番目の直列回路におけるｊ（但
し、ｊ＝１〜ｎ）番目のＭＯＳトランジスタは、ｎ個の
入力信号の内の（ｉ＋ｊ）（ｍｏｄ ｎ）＋１番目の入
力信号によって導通状態が制御される直列部と、前記第
１の電源電位とは異なる第２の電源電位と前記出力ノー
ドとの間に接続され、前記ｎ個の入力信号によってそれ
ぞれ導通状態が制御されるｎ個の前記第２の導電型のＭ
ＯＳトランジスタを並列接続して構成される並列部とを
備えている。
め、本発明は、ＣＭＯＳゲート回路において、第１の電
源電位と出力ノードとの間に、相補的な第１と第２の導
電型のＭＯＳトランジスタの内のｎ（但し、ｎは複数）
個の該第１の導電型のＭＯＳトランジスタが直列接続さ
れた直列回路をｎ個並列に接続して構成され、そのｉ
（但し、ｉ＝１〜ｎ）番目の直列回路におけるｊ（但
し、ｊ＝１〜ｎ）番目のＭＯＳトランジスタは、ｎ個の
入力信号の内の（ｉ＋ｊ）（ｍｏｄ ｎ）＋１番目の入
力信号によって導通状態が制御される直列部と、前記第
１の電源電位とは異なる第２の電源電位と前記出力ノー
ドとの間に接続され、前記ｎ個の入力信号によってそれ
ぞれ導通状態が制御されるｎ個の前記第２の導電型のＭ
ＯＳトランジスタを並列接続して構成される並列部とを
備えている。
【０００７】このようにＣＭＯＳゲート回路を構成した
ので、次のような作用が行われる。ｎ個の入力信号は、
直列部におけるｎ個の直列回路毎に、その直列回路を構
成するｎ個のＭＯＳトランジスタの導通状態を制御す
る。この時、各直列回路のｎ個のＭＯＳトランジスタを
制御する入力信号の順序が、それらの直列回路毎に１つ
ずつ、ずれるようになっている。このため、ｎ個の直列
回路は、ｎ個の入力信号の変化の順序に応じてそれぞれ
異なる遅延時間で応答してその導通状態が制御される。
これらのｎ個の直列回路は並列に接続されて直列部を構
成しているので、この直列部の遅延時間はｎ個の直列回
路の内の一番遅延時間の短いものによって決定される。
そして、相補的に動作する直列部と並列部との接続点で
ある出力ノードに、それらの導通状態の応じた出力信号
が出力される。
ので、次のような作用が行われる。ｎ個の入力信号は、
直列部におけるｎ個の直列回路毎に、その直列回路を構
成するｎ個のＭＯＳトランジスタの導通状態を制御す
る。この時、各直列回路のｎ個のＭＯＳトランジスタを
制御する入力信号の順序が、それらの直列回路毎に１つ
ずつ、ずれるようになっている。このため、ｎ個の直列
回路は、ｎ個の入力信号の変化の順序に応じてそれぞれ
異なる遅延時間で応答してその導通状態が制御される。
これらのｎ個の直列回路は並列に接続されて直列部を構
成しているので、この直列部の遅延時間はｎ個の直列回
路の内の一番遅延時間の短いものによって決定される。
そして、相補的に動作する直列部と並列部との接続点で
ある出力ノードに、それらの導通状態の応じた出力信号
が出力される。
【０００８】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＣＭＯＳによる
２入力のＮＯＲゲート回路の構成図である。このＮＯＲ
ゲート回路は、それぞれ入力信号ＩＮ１，ＩＮ２が入力
される端子ａ，ｂを備えている。端子ａ，ｂは、直列部
１０における直列回路１１１のＰＭＯＳ１２1,1 ，１２
1,2 のそれぞれのゲートに接続されている。ＰＭＯＳ１
２1, 1 のドレインは電源電位ＶＤＤに、ソースはノード
Ｎ１１にそれぞれ接続されている。また、ＰＭＯＳ１２
1,2 のドレインはノードＮ１１に、ソースは出力信号Ｏ
ＵＴを出力するための出力ノード（例えば、端子）Ｘに
それぞれ接続されている。直列部１０は、更にＰＭＯＳ
１２2,1 ，１２2,2 による直列回路１１２を有してお
り、このＰＭＯＳ１２2,1 のドレインが電源電位ＶＤＤ
に、ソースがノードＮ１２に接続されている。また、Ｐ
ＭＯＳ１２2,2 のドレインはノードＮ１２に、ソースは
端子Ｘにそれぞれ接続されている。そして、端子ａがＰ
ＭＯＳ１２2, 2 のゲートに、端子ｂがＰＭＯＳ１２2,1
のゲートにそれぞれ接続されている。端子Ｘと電源電位
（例えば、接地電位）ＧＮＤの間には、ＮＭＯＳ２
１1 ，２１2 が並列に接続された並列部２０が設けら
れ、これらのＮＭＯＳ２１1 ，２１2 のゲートが、端子
ａ，ｂにそれぞれ接続されている。
２入力のＮＯＲゲート回路の構成図である。このＮＯＲ
ゲート回路は、それぞれ入力信号ＩＮ１，ＩＮ２が入力
される端子ａ，ｂを備えている。端子ａ，ｂは、直列部
１０における直列回路１１１のＰＭＯＳ１２1,1 ，１２
1,2 のそれぞれのゲートに接続されている。ＰＭＯＳ１
２1, 1 のドレインは電源電位ＶＤＤに、ソースはノード
Ｎ１１にそれぞれ接続されている。また、ＰＭＯＳ１２
1,2 のドレインはノードＮ１１に、ソースは出力信号Ｏ
ＵＴを出力するための出力ノード（例えば、端子）Ｘに
それぞれ接続されている。直列部１０は、更にＰＭＯＳ
１２2,1 ，１２2,2 による直列回路１１２を有してお
り、このＰＭＯＳ１２2,1 のドレインが電源電位ＶＤＤ
に、ソースがノードＮ１２に接続されている。また、Ｐ
ＭＯＳ１２2,2 のドレインはノードＮ１２に、ソースは
端子Ｘにそれぞれ接続されている。そして、端子ａがＰ
ＭＯＳ１２2, 2 のゲートに、端子ｂがＰＭＯＳ１２2,1
のゲートにそれぞれ接続されている。端子Ｘと電源電位
（例えば、接地電位）ＧＮＤの間には、ＮＭＯＳ２
１1 ，２１2 が並列に接続された並列部２０が設けら
れ、これらのＮＭＯＳ２１1 ，２１2 のゲートが、端子
ａ，ｂにそれぞれ接続されている。
【０００９】次に、動作を説明する。いま、入力信号Ｉ
Ｎ１，ＩＮ２の内の少なくとも１つが“Ｈ”であると、
直列回路１１１及び直列回路１１２がともにオフ状態と
なるので、直列部１０はオフ状態となる。これに対し、
並列部２０はオン状態になる。これにより、端子Ｘに
は、ほぼ接地電位ＧＮＤに等しい“Ｌ”の出力信号ＯＵ
Ｔが出力される。一方、入力信号ＩＮ１，ＩＮ２がとも
に“Ｌ”であると、直列部１０はオン状態となり、並列
部２０はオフ状態になる。これにより、端子Ｘには、ほ
ぼ電源電位ＶＤＤに等しい“Ｈ”の出力信号ＯＵＴが出
力される。このようなＮＯＲゲート回路としての論理動
作は、図２の従来のＮＯＲゲート回路と同様である。し
かし、入力信号ＩＮ１，ＩＮ２が変化して、それに応じ
て出力信号ＯＵＴが変化するときの動作は、次のように
なる。例えば、入力信号ＩＮ１，ＩＮ２が、それぞれ
“Ｈ”，“Ｌ”であると、ＰＭＯＳ１２1,1 はオフ状
態、ＰＭＯＳ１２1,2 はオン状態になっているので、ノ
ードＮ１１の電位はほぼ接地電位ＧＮＤである。これに
対し、ＰＭＯＳ１２2,1 はオン状態、ＰＭＯＳ１２2,2
はオフ状態になっているので、ノードＮ１２の電位はほ
ぼ電源電位ＶＤＤである。この状態で、入力信号ＩＮ１
が“Ｌ”に変化すると、ＰＭＯＳ１２2,2 がオン状態に
なり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２2,2 を通
してノードＮ１２の電位にほぼ等しい電源電位ＶＤＤに
変化する。
Ｎ１，ＩＮ２の内の少なくとも１つが“Ｈ”であると、
直列回路１１１及び直列回路１１２がともにオフ状態と
なるので、直列部１０はオフ状態となる。これに対し、
並列部２０はオン状態になる。これにより、端子Ｘに
は、ほぼ接地電位ＧＮＤに等しい“Ｌ”の出力信号ＯＵ
Ｔが出力される。一方、入力信号ＩＮ１，ＩＮ２がとも
に“Ｌ”であると、直列部１０はオン状態となり、並列
部２０はオフ状態になる。これにより、端子Ｘには、ほ
ぼ電源電位ＶＤＤに等しい“Ｈ”の出力信号ＯＵＴが出
力される。このようなＮＯＲゲート回路としての論理動
作は、図２の従来のＮＯＲゲート回路と同様である。し
かし、入力信号ＩＮ１，ＩＮ２が変化して、それに応じ
て出力信号ＯＵＴが変化するときの動作は、次のように
なる。例えば、入力信号ＩＮ１，ＩＮ２が、それぞれ
“Ｈ”，“Ｌ”であると、ＰＭＯＳ１２1,1 はオフ状
態、ＰＭＯＳ１２1,2 はオン状態になっているので、ノ
ードＮ１１の電位はほぼ接地電位ＧＮＤである。これに
対し、ＰＭＯＳ１２2,1 はオン状態、ＰＭＯＳ１２2,2
はオフ状態になっているので、ノードＮ１２の電位はほ
ぼ電源電位ＶＤＤである。この状態で、入力信号ＩＮ１
が“Ｌ”に変化すると、ＰＭＯＳ１２2,2 がオン状態に
なり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２2,2 を通
してノードＮ１２の電位にほぼ等しい電源電位ＶＤＤに
変化する。
【００１０】一方、入力信号ＩＮ１，ＩＮ２が、それぞ
れ“Ｌ”，“Ｈ”であると、ＰＭＯＳ１２1,1 はオン状
態、ＰＭＯＳ１２1,2 はオフ状態になっているので、ノ
ードＮ１１の電位はほぼ電源電位ＶＤＤである。これに
対し、ＰＭＯＳ１２2,1 はオフ状態、ＰＭＯＳ１２2,2
はオン状態になっているので、ノードＮ１２の電位はほ
ぼ接地電位ＧＮＤである。この状態で、入力信号ＩＮ２
が“Ｌ”に変化すると、ＰＭＯＳ１２1,2 がオン状態に
なり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２1,2 を通
してノードＮ１１の電位にほぼ等しい電源電位ＶＤＤに
変化する。このように、本実施形態のＮＯＲゲート回路
は、２つの直列回路１１１，１１２を並列に接続した直
列部１０を有し、これらの直列回路１１１，１１２を構
成するＰＭＯＳ１２1,1 等の導通状態を制御する入力信
号ＩＮ１，ＩＮ２の接続順序を、これらの直列回路１１
１，１１２毎に入替えている。このため、入力信号ＩＮ
１，ＩＮ２の変化に対して出力信号ＯＵＴが出力される
までの遅延時間は、これらの入力信号ＩＮ１，ＩＮ２の
変化の順序にかかわらず、１つのＰＭＯＳ１２2,2 等の
導通状態が変化するための遅延時間に等しくなる。従っ
て、遅延時間が一定で、かつその遅延時間が短いＮＯＲ
ゲート回路を構成することができる。第２の実施形態 図３は、本発明の第２の実施形態を示すＣＭＯＳによる
２入力のＡＮＤの否定（以下、「ＮＡＮＤ」という）ゲ
ート回路の構成図である。
れ“Ｌ”，“Ｈ”であると、ＰＭＯＳ１２1,1 はオン状
態、ＰＭＯＳ１２1,2 はオフ状態になっているので、ノ
ードＮ１１の電位はほぼ電源電位ＶＤＤである。これに
対し、ＰＭＯＳ１２2,1 はオフ状態、ＰＭＯＳ１２2,2
はオン状態になっているので、ノードＮ１２の電位はほ
ぼ接地電位ＧＮＤである。この状態で、入力信号ＩＮ２
が“Ｌ”に変化すると、ＰＭＯＳ１２1,2 がオン状態に
なり、端子Ｘの出力信号ＯＵＴはＰＭＯＳ１２1,2 を通
してノードＮ１１の電位にほぼ等しい電源電位ＶＤＤに
変化する。このように、本実施形態のＮＯＲゲート回路
は、２つの直列回路１１１，１１２を並列に接続した直
列部１０を有し、これらの直列回路１１１，１１２を構
成するＰＭＯＳ１２1,1 等の導通状態を制御する入力信
号ＩＮ１，ＩＮ２の接続順序を、これらの直列回路１１
１，１１２毎に入替えている。このため、入力信号ＩＮ
１，ＩＮ２の変化に対して出力信号ＯＵＴが出力される
までの遅延時間は、これらの入力信号ＩＮ１，ＩＮ２の
変化の順序にかかわらず、１つのＰＭＯＳ１２2,2 等の
導通状態が変化するための遅延時間に等しくなる。従っ
て、遅延時間が一定で、かつその遅延時間が短いＮＯＲ
ゲート回路を構成することができる。第２の実施形態 図３は、本発明の第２の実施形態を示すＣＭＯＳによる
２入力のＡＮＤの否定（以下、「ＮＡＮＤ」という）ゲ
ート回路の構成図である。
【００１１】このＮＡＮＤゲート回路は、それぞれ入力
信号ＩＮ１，ＩＮ２が入力される端子ａ，ｂを備えてい
る。端子ａ，ｂは、並列部３０を構成するＰＭＯＳ３１
１，３１２のそれぞれのゲートに接続されている。ＰＭ
ＯＳ３１１，３１２のドレインは電源電位ＶＤＤに、ソ
ースは出力信号ＯＵＴを出力するための端子Ｙに、それ
ぞれ接続されている。端子Ｙと接地電位ＧＮＤの間に
は、２つの直列回路４１１，４１２を有する直列部４０
が接続されている。直列回路４１１は、ＮＭＯＳ４２
1,1 ，４２1,2 で構成され、このＮＭＯＳ４２1,1 のド
レインが端子Ｙに、ソースがノードＮ４１にそれぞれ接
続されている。また、ＮＭＯＳ４２1,2 のドレインがノ
ードＮ４１に、ソースが接地電位ＧＮＤにそれぞれ接続
されている。直列回路４１２は、ＮＭＯＳ４２2,1 ，４
２2,2で構成され、このＮＭＯＳ４２2,1 のドレインが
端子Ｙに、ソースがノードＮ４２にそれぞれ接続されて
いる。また、ＮＭＯＳ４２2,2 のドレインがノードＮ４
２に、ソースが接地電位ＧＮＤにそれぞれ接続されてい
る。そして、ＮＭＯＳ４２1,1 ，４２2,2 のゲートに端
子ａが接続され、ＮＭＯＳ４２1,2 ，４２2,1 のゲート
に端子ｂが接続されている。
信号ＩＮ１，ＩＮ２が入力される端子ａ，ｂを備えてい
る。端子ａ，ｂは、並列部３０を構成するＰＭＯＳ３１
１，３１２のそれぞれのゲートに接続されている。ＰＭ
ＯＳ３１１，３１２のドレインは電源電位ＶＤＤに、ソ
ースは出力信号ＯＵＴを出力するための端子Ｙに、それ
ぞれ接続されている。端子Ｙと接地電位ＧＮＤの間に
は、２つの直列回路４１１，４１２を有する直列部４０
が接続されている。直列回路４１１は、ＮＭＯＳ４２
1,1 ，４２1,2 で構成され、このＮＭＯＳ４２1,1 のド
レインが端子Ｙに、ソースがノードＮ４１にそれぞれ接
続されている。また、ＮＭＯＳ４２1,2 のドレインがノ
ードＮ４１に、ソースが接地電位ＧＮＤにそれぞれ接続
されている。直列回路４１２は、ＮＭＯＳ４２2,1 ，４
２2,2で構成され、このＮＭＯＳ４２2,1 のドレインが
端子Ｙに、ソースがノードＮ４２にそれぞれ接続されて
いる。また、ＮＭＯＳ４２2,2 のドレインがノードＮ４
２に、ソースが接地電位ＧＮＤにそれぞれ接続されてい
る。そして、ＮＭＯＳ４２1,1 ，４２2,2 のゲートに端
子ａが接続され、ＮＭＯＳ４２1,2 ，４２2,1 のゲート
に端子ｂが接続されている。
【００１２】次に、動作を説明する。いま、入力信号Ｉ
Ｎ１，ＩＮ２の内の少なくとも１つが“Ｌ”であると、
直列回路４１１及び直列回路４１２がともにオフ状態と
なるので、直列部４０はオフ状態となる。これに対し、
並列部３０はオン状態になる。これにより、端子Ｙに
は、ほぼ電源電位ＶＤＤに等しい“Ｈ”の出力信号ＯＵ
Ｔが出力される。一方、入力信号ＩＮ１，ＩＮ２がとも
に“Ｈ”であると、直列部４０はオン状態となり、並列
部３０はオフ状態になる。これにより、端子Ｙには、ほ
ぼ接地電位ＧＮＤに等しい“Ｌ”の出力信号ＯＵＴが出
力される。このように、ＮＡＮＤゲート回路としての論
理動作は、通常のＮＡＮＤゲート回路と同様である。し
かし、入力信号ＩＮ１，ＩＮ２が変化して、それに応じ
て出力信号ＯＵＴが変化するときの動作は、次のように
なる。例えば、入力信号ＩＮ１，ＩＮ２が、それぞれ
“Ｌ”，“Ｈ”であると、ＮＭＯＳ４２1,1 はオフ状
態、ＮＭＯＳ４２1,2 はオン状態になっているので、ノ
ードＮ４１の電位はほぼ接地電位ＧＮＤである。これに
対し、ＮＭＯＳ４２2,1 はオン状態、ＮＭＯＳ４２2,2
はオフ状態になっているので、ノードＮ４２の電位はほ
ぼ電源電位ＶＤＤである。この状態で、入力信号ＩＮ１
が“Ｈ”に変化すると、ＮＭＯＳ４２1,1 がオン状態に
なり、端子Ｙの出力信号ＯＵＴはＮＭＯＳ４２1,1 を通
してノードＮ４１の電位にほぼ等しい接地電位ＧＮＤに
変化する。
Ｎ１，ＩＮ２の内の少なくとも１つが“Ｌ”であると、
直列回路４１１及び直列回路４１２がともにオフ状態と
なるので、直列部４０はオフ状態となる。これに対し、
並列部３０はオン状態になる。これにより、端子Ｙに
は、ほぼ電源電位ＶＤＤに等しい“Ｈ”の出力信号ＯＵ
Ｔが出力される。一方、入力信号ＩＮ１，ＩＮ２がとも
に“Ｈ”であると、直列部４０はオン状態となり、並列
部３０はオフ状態になる。これにより、端子Ｙには、ほ
ぼ接地電位ＧＮＤに等しい“Ｌ”の出力信号ＯＵＴが出
力される。このように、ＮＡＮＤゲート回路としての論
理動作は、通常のＮＡＮＤゲート回路と同様である。し
かし、入力信号ＩＮ１，ＩＮ２が変化して、それに応じ
て出力信号ＯＵＴが変化するときの動作は、次のように
なる。例えば、入力信号ＩＮ１，ＩＮ２が、それぞれ
“Ｌ”，“Ｈ”であると、ＮＭＯＳ４２1,1 はオフ状
態、ＮＭＯＳ４２1,2 はオン状態になっているので、ノ
ードＮ４１の電位はほぼ接地電位ＧＮＤである。これに
対し、ＮＭＯＳ４２2,1 はオン状態、ＮＭＯＳ４２2,2
はオフ状態になっているので、ノードＮ４２の電位はほ
ぼ電源電位ＶＤＤである。この状態で、入力信号ＩＮ１
が“Ｈ”に変化すると、ＮＭＯＳ４２1,1 がオン状態に
なり、端子Ｙの出力信号ＯＵＴはＮＭＯＳ４２1,1 を通
してノードＮ４１の電位にほぼ等しい接地電位ＧＮＤに
変化する。
【００１３】一方、入力信号ＩＮ１，ＩＮ２が、それぞ
れ“Ｈ”，“Ｌ”であると、ＮＭＯＳ４２1,1 はオン状
態、ＮＭＯＳ４２1,2 はオフ状態になっているので、ノ
ードＮ４１の電位はほぼ電源電位ＶＤＤである。これに
対し、ＮＭＯＳ４２2,1 はオフ状態、ＮＭＯＳ４２2,2
はオン状態になっているので、ノードＮ４２の電位はほ
ぼ接地電位ＧＮＤである。この状態で、入力信号ＩＮ２
が“Ｈ”に変化すると、ＮＭＯＳ４２2,1 がオン状態に
なり、端子Ｙの出力信号ＯＵＴはＮＭＯＳ４２2,1 を通
してノードＮ４２の電位にほぼ等しい接地電位ＧＮＤに
変化する。このように、本実施形態のＮＡＮＤゲート回
路は、２つの直列回路４１１，４１２を並列に接続した
直列部４０を有し、これらの直列回路４１１，４１２を
構成するＮＭＯＳ４２1,1 等の導通状態を制御する入力
信号ＩＮ１，ＩＮ２の接続順序を、これらの直列回路４
１１，４１２毎に入替えている。このため、入力信号Ｉ
Ｎ１，ＩＮ２の変化に対して出力信号ＯＵＴが出力され
るまでの遅延時間は、これらの入力信号ＩＮ１，ＩＮ２
の変化の順序にかかわらず、１つのＮＭＯＳ４２1,1 等
の導通状態が変化するための遅延時間に等しくなる。従
って、遅延時間が一定で、かつその遅延時間が短いＮＡ
ＮＤゲート回路を構成することができる。
れ“Ｈ”，“Ｌ”であると、ＮＭＯＳ４２1,1 はオン状
態、ＮＭＯＳ４２1,2 はオフ状態になっているので、ノ
ードＮ４１の電位はほぼ電源電位ＶＤＤである。これに
対し、ＮＭＯＳ４２2,1 はオフ状態、ＮＭＯＳ４２2,2
はオン状態になっているので、ノードＮ４２の電位はほ
ぼ接地電位ＧＮＤである。この状態で、入力信号ＩＮ２
が“Ｈ”に変化すると、ＮＭＯＳ４２2,1 がオン状態に
なり、端子Ｙの出力信号ＯＵＴはＮＭＯＳ４２2,1 を通
してノードＮ４２の電位にほぼ等しい接地電位ＧＮＤに
変化する。このように、本実施形態のＮＡＮＤゲート回
路は、２つの直列回路４１１，４１２を並列に接続した
直列部４０を有し、これらの直列回路４１１，４１２を
構成するＮＭＯＳ４２1,1 等の導通状態を制御する入力
信号ＩＮ１，ＩＮ２の接続順序を、これらの直列回路４
１１，４１２毎に入替えている。このため、入力信号Ｉ
Ｎ１，ＩＮ２の変化に対して出力信号ＯＵＴが出力され
るまでの遅延時間は、これらの入力信号ＩＮ１，ＩＮ２
の変化の順序にかかわらず、１つのＮＭＯＳ４２1,1 等
の導通状態が変化するための遅延時間に等しくなる。従
って、遅延時間が一定で、かつその遅延時間が短いＮＡ
ＮＤゲート回路を構成することができる。
【００１４】第３の実施形態 図４は、本発明の第３の実施形態を示すＣＭＯＳによる
ｎ入力のＮＯＲゲート回路の構成図である。このＮＯＲ
ゲート回路は、それぞれ入力信号ＩＮ１，ＩＮ２，…，
ＩＮｎが入力される端子ａ，ｂ，…，ｎを備えている。
端子ａ〜ｎは、直列部５０における直列回路５１１のＰ
ＭＯＳ５２1,1 ，５２1,2 ，…，５２1,n のそれぞれの
ゲートに接続されている。ＰＭＯＳ５２1,1 〜５２1,n
は、この順序で直列に接続されており、このＰＭＯＳ５
２1,1 のドレインが電源電位ＶＤＤに、ＰＭＯＳ５２
1,n のソースが出力信号ＯＵＴを出力するための端子Ｚ
に接続されている。直列部５０は、更に、ＰＭＯＳ５２
2,1 〜５２2,n による直列回路５１２、ＰＭＯＳ５２
3,1 〜５２3,n による直列回路５１３、…、及びＰＭＯ
Ｓ５２n,1 〜５２n,n による直列回路５１ｎを有してい
る。これらのｎ個の直列回路５１１〜５１ｎは、電源電
位ＶＤＤと端子Ｚとの間に並列に接続されている。
ｎ入力のＮＯＲゲート回路の構成図である。このＮＯＲ
ゲート回路は、それぞれ入力信号ＩＮ１，ＩＮ２，…，
ＩＮｎが入力される端子ａ，ｂ，…，ｎを備えている。
端子ａ〜ｎは、直列部５０における直列回路５１１のＰ
ＭＯＳ５２1,1 ，５２1,2 ，…，５２1,n のそれぞれの
ゲートに接続されている。ＰＭＯＳ５２1,1 〜５２1,n
は、この順序で直列に接続されており、このＰＭＯＳ５
２1,1 のドレインが電源電位ＶＤＤに、ＰＭＯＳ５２
1,n のソースが出力信号ＯＵＴを出力するための端子Ｚ
に接続されている。直列部５０は、更に、ＰＭＯＳ５２
2,1 〜５２2,n による直列回路５１２、ＰＭＯＳ５２
3,1 〜５２3,n による直列回路５１３、…、及びＰＭＯ
Ｓ５２n,1 〜５２n,n による直列回路５１ｎを有してい
る。これらのｎ個の直列回路５１１〜５１ｎは、電源電
位ＶＤＤと端子Ｚとの間に並列に接続されている。
【００１５】直列回路５１２のＰＭＯＳ５２2,1 ，５２
2,2 ，…，５２2,n-1 ，５２2,n のそれぞれのゲートに
は、端子ｂ，ｃ，…，ｎ，ａが順次接続されており、そ
れぞれ入力信号ＩＮ２，ＩＮ３，…，ＩＮｎ，ＩＮ１が
与えられるようになっている。即ち、ｉ（但し、ｉ＝１
〜ｎ）番目の直列回路５１ｉにおけるｊ（但し、ｊ＝１
〜ｎ）番目のＰＭＯＳ５２i,j のゲートは、（ｉ＋ｊ）
をｎで割ったときの剰余（ｉ＋ｊ）（ｍｏｄ ｎ）（＝
ｋ）に１を加えた（ｋ＋１）番目の入力信号ＩＮk+1 が
与えられるように、それぞれ対応する端子ａ〜ｎに接続
されている。端子Ｚと接地電位ＧＮＤの間には、ＮＭＯ
Ｓ６１1 ，６１2 ，…，６１n が並列に接続された並列
部６０が設けられ、これらのＮＭＯＳ６１1 〜６１n の
ゲートが端子ａ〜ｎにそれぞれ接続されている。このよ
うな構成のＮＯＲゲートにおける論理動作は、通常のｎ
入力のＮＯＲゲート回路と同様である。しかし、入力信
号ＩＮ１〜ＩＮｎの変化に伴って出力信号ＯＵＴが変化
するまでの遅延時間は、図１の２入力のＮＯＲゲート回
路と同様であり、これらの入力信号ＩＮ１〜ＩＮｎの変
化の順序にかかわらず、１つのＰＭＯＳ５２1,1 等の導
通状態が変化するための時間に等しくなる。従って、遅
延時間が一定で、かつその遅延時間が短いＮＯＲゲート
回路を構成することができる。
2,2 ，…，５２2,n-1 ，５２2,n のそれぞれのゲートに
は、端子ｂ，ｃ，…，ｎ，ａが順次接続されており、そ
れぞれ入力信号ＩＮ２，ＩＮ３，…，ＩＮｎ，ＩＮ１が
与えられるようになっている。即ち、ｉ（但し、ｉ＝１
〜ｎ）番目の直列回路５１ｉにおけるｊ（但し、ｊ＝１
〜ｎ）番目のＰＭＯＳ５２i,j のゲートは、（ｉ＋ｊ）
をｎで割ったときの剰余（ｉ＋ｊ）（ｍｏｄ ｎ）（＝
ｋ）に１を加えた（ｋ＋１）番目の入力信号ＩＮk+1 が
与えられるように、それぞれ対応する端子ａ〜ｎに接続
されている。端子Ｚと接地電位ＧＮＤの間には、ＮＭＯ
Ｓ６１1 ，６１2 ，…，６１n が並列に接続された並列
部６０が設けられ、これらのＮＭＯＳ６１1 〜６１n の
ゲートが端子ａ〜ｎにそれぞれ接続されている。このよ
うな構成のＮＯＲゲートにおける論理動作は、通常のｎ
入力のＮＯＲゲート回路と同様である。しかし、入力信
号ＩＮ１〜ＩＮｎの変化に伴って出力信号ＯＵＴが変化
するまでの遅延時間は、図１の２入力のＮＯＲゲート回
路と同様であり、これらの入力信号ＩＮ１〜ＩＮｎの変
化の順序にかかわらず、１つのＰＭＯＳ５２1,1 等の導
通状態が変化するための時間に等しくなる。従って、遅
延時間が一定で、かつその遅延時間が短いＮＯＲゲート
回路を構成することができる。
【００１６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） ２入力に限らずｎ入力のＮＡＮＤゲート回路
を、図３及び図４に準じて構成することができる。 （ｂ） 図１のＮＡＮＤゲート回路や、図３のＮＯＲゲ
ート回路等の出力側に、その出力信号を反転させるイン
バータ回路を接続することにより、ＡＮＤゲート回路や
ＯＲゲート回路を構成することができる。 （ｃ） ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ等の基本的な
ゲート回路に限定されず、これらの基本的なゲート回路
を組み合わせて、排他的論理和（ＥＯＲ）、フリップフ
ロップ、セレクタ等の各種のゲート回路や論理回路を構
成することができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） ２入力に限らずｎ入力のＮＡＮＤゲート回路
を、図３及び図４に準じて構成することができる。 （ｂ） 図１のＮＡＮＤゲート回路や、図３のＮＯＲゲ
ート回路等の出力側に、その出力信号を反転させるイン
バータ回路を接続することにより、ＡＮＤゲート回路や
ＯＲゲート回路を構成することができる。 （ｃ） ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ等の基本的な
ゲート回路に限定されず、これらの基本的なゲート回路
を組み合わせて、排他的論理和（ＥＯＲ）、フリップフ
ロップ、セレクタ等の各種のゲート回路や論理回路を構
成することができる。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１の導電型のＭＯＳトランジスタで構成される
直列部と、第２の導電型のＭＯＳトランジスタで構成さ
れる並列部から成るｎ入力のＣＭＯＳゲート回路におい
て、直列部を直列回路をｎ個並列に接続した構成にして
いる。そして、ｉ番目の直列回路のｊ番目のＭＯＳトラ
ンジスタの導通状態を（ｉ＋ｊ）（ｍｏｄ ｎ）＋１番
目の入力信号によって制御するようにしている。これに
より、ｎ個の入力信号のレベルが順次変化したときに、
ｎ個の直列回路のうちのいずれか１つの直列回路が最初
にオン状態またはオフ状態に変化する。この最初に変化
した直列回路によって、ＣＭＯＳゲート回路の出力信号
が変化することになるので、遅延時間が短く、かつ一定
の遅延時間を有するＣＭＯＳゲート回路が得られる。
れば、第１の導電型のＭＯＳトランジスタで構成される
直列部と、第２の導電型のＭＯＳトランジスタで構成さ
れる並列部から成るｎ入力のＣＭＯＳゲート回路におい
て、直列部を直列回路をｎ個並列に接続した構成にして
いる。そして、ｉ番目の直列回路のｊ番目のＭＯＳトラ
ンジスタの導通状態を（ｉ＋ｊ）（ｍｏｄ ｎ）＋１番
目の入力信号によって制御するようにしている。これに
より、ｎ個の入力信号のレベルが順次変化したときに、
ｎ個の直列回路のうちのいずれか１つの直列回路が最初
にオン状態またはオフ状態に変化する。この最初に変化
した直列回路によって、ＣＭＯＳゲート回路の出力信号
が変化することになるので、遅延時間が短く、かつ一定
の遅延時間を有するＣＭＯＳゲート回路が得られる。
【図１】本発明の第１の実施形態を示すＣＭＯＳによる
２入力のＮＯＲゲート回路の構成図である。
２入力のＮＯＲゲート回路の構成図である。
【図２】従来のＣＭＯＳによる２入力のＮＯＲゲート回
路の構成図である。
路の構成図である。
【図３】本発明の第２の実施形態を示すＣＭＯＳによる
２入力のＮＡＮＤゲート回路の構成図である。
２入力のＮＡＮＤゲート回路の構成図である。
【図４】本発明の第３の実施形態を示すＣＭＯＳによる
ｎ入力のＮＯＲゲート回路の構成図である。
ｎ入力のＮＯＲゲート回路の構成図である。
１０，４０，５０ 直列部 １１ｉ，４１ｉ，５１ｉ 直列回路 １２i,j ，３１ｉ，５２i,j ＰＭＯＳ ２０，３０，６０ 並列部 ２１ｉ，４２i,j ，６０ｉ ＮＭＯＳ ＩＮ１，ＩＮ２，… 入力信号 Ｘ，Ｙ，Ｚ 端子
Claims (1)
- 【請求項１】 第１の電源電位と出力ノードとの間に、
相補的な第１と第２の導電型のＭＯＳトランジスタの内
のｎ（但し、ｎは複数）個の該第１の導電型のＭＯＳト
ランジスタが直列接続された直列回路をｎ個並列に接続
して構成され、そのｉ（但し、ｉ＝１〜ｎ）番目の直列
回路におけるｊ（但し、ｊ＝１〜ｎ）番目のＭＯＳトラ
ンジスタは、ｎ個の入力信号の内の（ｉ＋ｊ）（ｍｏｄ
ｎ）＋１番目の入力信号によって導通状態が制御され
る直列部と、 前記第１の電源電位とは異なる第２の電源電位と前記出
力ノードとの間に接続され、前記ｎ個の入力信号によっ
てそれぞれ導通状態が制御されるｎ個の前記第２の導電
型のＭＯＳトランジスタを並列接続して構成される並列
部とを、備えたことを特徴とするＣＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054461A JPH10256898A (ja) | 1997-03-10 | 1997-03-10 | Ｃｍｏｓゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054461A JPH10256898A (ja) | 1997-03-10 | 1997-03-10 | Ｃｍｏｓゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256898A true JPH10256898A (ja) | 1998-09-25 |
Family
ID=12971321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054461A Pending JPH10256898A (ja) | 1997-03-10 | 1997-03-10 | Ｃｍｏｓゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256898A (ja) |
-
1997
- 1997-03-10 JP JP9054461A patent/JPH10256898A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |