KR100188015B1 - 비트 비교기 - Google Patents
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Abstract
본 발명은 배타적 논리게이트의 비트 비교기에 관한 것으로서, 특히 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터; 및 출력단과 제 2 전원전압 사이에 연결되고 상기 제 1 노드의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 스위칭수단을 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 배타적 오아게이트의 출력단의 스위칭수단을 사용함으로서, 입력 비트 수의 증가에 따른 레이아웃의 확장이 용이하며, 입력신호가 출력되기까지 통하는 회로단을 감소시킴으로서 데이터의 업-데이트 시간을 대폭 감소시킨 효과가 있다.
Description
본 발명은 비트 비교기에 관한 것으로서, 특히 입력 비트수의 증가에 따른 레이아웃의 확장이 용이하고 회로단을 감소시킴으로 인한 데이터의 업-데이트 시간을 최소화한 배타적 논리게이트 회로에 관한 것이다.
일반적으로 연산회로는 전자계산기를 비롯한 디지탈 회로에서 매우 중요한 기능을 담당하고 있으며, 메모리나 입출력 회로가 데이터의 축적이나 전송을 하는데 반하여, 연산회로는 데이터를 조작하는 회로이며, 비교기는 그런 연산회로의 가장 기본적인 장치 중의 하나이다.
종래에는 여러 비트의 입력을 가진 비교기를 설계시, 일반적인 배타적 논리게이트(XOR,XNOR)나 조합적인 논리게이트를 사용하는데, 배타적 논리게이트와 조합적인 논리게이트의 출력들을 앤드게이트로 연결하여 비교기를 구성했으며 그 결과, 비교기로 들어오는 입력의 비트수에 따라 회로구성과 레이아웃의 확장이 용이하지 않은 단점과 신호의 흐름이 접속 게이트의 증가에 따른 전파지연시간이 길어진다.
결국, 종래에는 입력 비트수에 따른 회로 및 레이아웃의 최적 상태를 다시 설계하고 구성하여야 하며, 기존 데이터를 업-데이트 함에 있어 많은 시간적 손실이 따르는 문제점이 있었다.
도 1 을 참조하면, 도 1 은 종래의 배타적 오아게이트(XOR)로서, 입력값에 대해 출력상태를 반전시키는 인버터(I1)와, 서로 다른 입력단에서 입력신호를 인가받는 피-모스 트랜지스터들(PM2)(PM4)과, 서로 다른 입력단에서 입력신호를 인가받는 엔-모스 트랜지스터들(NM2) (NM4) 및 입력값에 대해 출력상태를 반전시키는 인버터(I3)를 포함한다.
한편, 상기 인버터(I1)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A)의 전압레벨을 반전하여 출력하는 시-모스 트랜지스터(PM1,NM1)로 구성되어 있다.
또한, 상기 피-모스 트랜지스터(PM2)는 상기 인버터(I1)와 제 1 노드(N1) 사이에 연결되고 제 2 입력단(B)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 엔-모스 트랜지스터(NM2)는 상기 제 1 입력단(A)과 제 1 노드(N1) 사이에 연결되고 상기 제 2 입력단(B)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 피-모스 트랜지스터(PM4)는 상기 제 2 입력단(B)과 제 1 노드(N1) 사이에 연결되고 상기 인버터(I1)의 출력신호에 대응하여 응답하도록 구성되어 있고, 상기 엔-모스 트랜지스터(NM4)는 상기 제 2 입력단(B)과 제 1 노드(N1) 사이에 연결되고 상기 제 1 입력단(A)의 전압레벨에 대응하여 응답하도록 구성되어 있다.
또한, 상기 인버터(I3)는 상기 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 상기 제 1 노드(N1)의 출력신호에 응답하여 출력단(Y)의 전압레벨을 반전시키도록 구성되어 있다.
상기와 같이 구성되어 있는 배타적 오아게이트(10)에 제 1 입력(A)과 제 2 입력(B)이 동일한 전압레벨로 인가되면, 출력단(Y)에서는 저전압이 출력된다.
또한, 상기 제 1 입력(A)과 제 2 입력(B)이 서로다른 전압레벨로 회로에 인가되면, 출력단(Y)에서는 고전압이 출력된다.
상기 배타적 오아게이트(10)의 제 1 입력단(A)에 하이 신호를 인가하고 제 2 입력단(B)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A)의 하이 신호는 인버터(I1)의 엔-모스 트랜지스터(NM1)를 온 시키므로 인버터(I1)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 피모스 트랜지스터(PM4)에 인가되어 턴-온시킨다. 또한, 제 2 입력단(B)의 로우 신호는 피-모스 트랜지스터(PM2))를 온 시키므로 상기 피-모스 트랜지스터(PM2)를 통한 로우 신호가 제 1 노드(N1)로 출력된다. 상기 제 1 노드(N1)의 출력전압은 인버터(I3)의 피-모스 트랜지스터(PM3)를 온 시켜 출력단(Y)의 전압레벨을 풀-업시킨다.
따라서, 상기 배타적 오아게이트는 입력단부터 출력단까지 복수의 회로단으로 인해 신호전달지연이 발생하여 업-데이트하는 데 많은 시간이 소모되며 입력 비트 수의 확장시 회로 및 레이아웃의 최적상태를 다시 진행해야하는 등의 문제점이 있었다.
본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위하여, 입력 비트수의 증가에 따른 레이아웃의 용이함과 기존의 데이터를 업-데이트하는데 걸리는 시간을 최소화한 배타적 논리게이트 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터; 및 출력단과 제 2 전원전압 사이에 연결되고 상기 제 1 노드의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 스위칭수단을 구비하는 것을 특징으로 한다.
또한, 본 발명은 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터; 및 출력단과 제 2 전원전압 사이에 연결되고 상기 제 1 노드의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 스위칭수단을 구비하는 것을 특징으로 한다.
도 1 은 종래의 일반적인 배타적 오아게이트를 나타낸 회로도.
도 2 는 본 발명의 일실시예에 의한 배타적 오아게이트(XOR)와 스위칭수단을 나타낸 회로도.
도 3 은 본 발명의 또다른 실시예에 의한 배타적 노아게이트(XNOR)와 스위칭수단을 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 배타적 오아게이트(XOR). 150 : 스위칭수단.
200 : 배타적 노아게이트(XNOR). 250 : 스위칭수단.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 2 는 본 발명에 의한 배타적 오아게이트(XOR)와 스위칭수단을 나타낸 회로도로서, 제 1 입력단(A)의 전압레벨을 반전시키는 제 1 인버터(I11)와, 제 2 입력단(B)의 전압레벨을 반전시키는 제 2 인버터(I22)와, 상기 제 1 입력단의 전압레벨에 응답하는 제 1 엔-모스 트랜지스터(M1)와, 상기 제 1 인버터의 출력신호에 응답하는 제 2 엔-모스 트랜지스터로 이루어진 배타적 오아게이트(100) 및 상기 배타적 오아게이트의 출력신호와 인에이블 신호에 각각 응답하여 출력단과 제 2 접지전압을 스위칭하는 스위칭수단(150)을 포함한다.
한편, 상기 배타적 오아게이트(100)의 제 1 인버터(I11)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A)의 전압레벨을 반전하여 출력하는 시-모스 트랜지스터(P1, N1)로 구성되어 있다.
또한, 상기 제 1 엔-모스 트랜지스터(M1)는 상기 제 2 인버터(I22)와 제 1 노드(Nd1) 사이에 연결되고 제 1 입력단(A)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 제 2 엔-모스 트랜지스터(M2)는 상기 제 2 입력단(B)과 제 1 노드(Nd1) 사이에 연결되고 상기 제 1 인버터(I11)의 출력신호에 대응하여 응답하도록 구성되어 있다.
그리고, 상기 스위칭수단(150)은 출력단(Y)과 제 2 전원전압(VSS) 사이에 직렬 연결되고 상기 제 1 노드(Nd1)의 출력신호와 인에이블 신호(EN)에 각각 응답하며, 상기 제 1 노드(Nd1)의 출력신호에 응답하여 출력단과 제 2 전원전압을 스위칭하는 제 1 스위칭 트랜지스터(M3) 및 상기 인에이블 신호(EN)에 응답하여 인에이블 신호가 저전압일 때는 상기 배타적 오아게이트(100)의 출력을 디스에이블시키는 제 2 스위칭 트랜지스터(EM3)로 구성되어 있다.
상기와 같이 구성되어 있는 배타적 논리게이트에 제 1 입력(A)과 제 2 입력(B)이 동일한 전압레벨로 인가되면, 제 1 노드(Nd1)에서는 저전압이 출력된다.
또한, 상기 제 1 입력(A)과 제 2 입력(B)이 서로다른 전압레벨로 회로에 인가되면, 제 1 노드(Nd1)에서는 고전압이 출력된다.
상기 배타적 오아게이트(100)의 제 1 입력단(A)에 하이 신호를 인가하고 제 2 입력단(B)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A)의 하이 신호는 인버터(I11)의 엔-모스 트랜지스터(N1)를 턴-온시키므로 인버터(I11)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 제 2 엔-모스 트랜지스터(M2)에 인가되어 턴-오프시킨다.
또한, 제 1 입력단(A)의 하이 신호는 제 1 엔-모스 트랜지스터 (M1)의 입력단에 인가되어 트랜지스터(M1)를 턴-온시키므로 제 2 입력단(B)의 로우 신호는 제 2 인버터(I22)의 피-모스 트랜지스터(P2)를 온 시키므로 인버터(I22)의 출력노드는 제 1 전원전압(VDD)으로 풀-업되고 상기 풀-업된 고전압은 제 1 엔-모스 트랜지스터(M1)를 통해 제 1 노드(Nd1)로 출력된다.
또한, 상기 제 1 노드(Nd1)에 전달된 고전압은 스위칭수단(150)의 제 1 스위칭 트랜지스터(M3)를 턴-온시키며, 상기 스위칭수단의 제 2 스위칭 트랜지스터(EM3)에 인가되는 인에이블 신호(EN)도 고전압일 때 출력단 (Y)의 전압은 제 2 전원전압(VSS)으로 풀-다운된다.
도 3 은 본 발명에 의한 배타적 노아게이트(XNOR)와 스위칭수단을 나타낸 회로도로서, 제 1 입력단(A)의 전압레벨을 반전시키는 제 1 인버터(I11)와, 제 2 입력단(B)의 전압레벨을 반전시키는 제 2 인버터(I22)와, 상기 제 1 입력단의 전압레벨에 응답하는 제 1 엔-모스 트랜지스터(M1)와, 상기 제 1 인버터의 출력신호에 응답하는 제 2 엔-모스 트랜지스터로 이루어진 배타적 노아게이트(200) 및 상기 배타적 오아게이트의 출력신호와 인에이블 신호에 각각 응답하여 출력단과 제 2 접지전압을 스위칭하는 스위칭수단(250)을 포함한다.
한편, 상기 배타적 노아게이트(200)의 제 1 인버터(I11)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A)의 전압레벨을 반전하여 출력하는 시-모스 트랜지스터(P1, N1)로 구성되어 있다.
또한, 상기 제 1 엔-모스 트랜지스터(M1)는 상기 제 2 입력단(B)과 제 1 노드(Nd1) 사이에 연결되고 제 1 입력단(A)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 제 2 엔-모스 트랜지스터(M2)는 상기 제 2 인버터(I22)의 출력노드와 제 1 노드(Nd1) 사이에 연결되고 상기 제 1 인버터(I11)의 출력신호에 대응하여 응답하도록 구성되어 있다.
그리고, 상기 스위칭수단(250)은 출력단(Y)과 제 2 전원전압(VSS) 사이에 직렬 연결되고 상기 제 1 노드(Nd1)의 출력신호와 인에이블 신호(EN)에 각각 응답하며, 상기 제 1 노드(Nd1)의 출력신호에 응답하여 출력단과 제 2 전원전압을 스위칭하는 제 1 스위칭 트랜지스터(M3) 및 상기 인에이블 신호(EN)에 응답하여 인에이블 신호가 저전압일 때는 상기 배타적 오아게이트(100)의 출력을 디스에이블시키는 제 2 스위칭 트랜지스터(EM3)로 구성되어 있다.
상기와 같이 구성되어 있는 배타적 논리게이트에 제 1 입력(A)과 제 2 입력(B)이 동일한 전압레벨로 인가되면, 제 1 노드(Nd1)에서는 고전압이 출력된다.
또한, 상기 제 1 입력(A)과 제 2 입력(B)이 서로다른 전압레벨로 회로에 인가되면, 제 1 노드(Nd1)에서는 저전압이 출력된다.
상기 배타적 노아게이트(200)의 제 1 입력단(A)에 하이 신호를 인가하고 제 2 입력단(B)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A)의 하이 신호는 인버터(I11)의 엔-모스 트랜지스터(N1)를 턴-온시키므로 인버터(I11)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 제 2 엔-모스 트랜지스터(M2)에 인가되어 턴-오프시킨다.
또한, 제 1 입력단(A)의 하이 신호는 제 1 엔-모스 트랜지스터 (M1)의 입력단에 인가되어 트랜지스터(M1)를 턴-온시키므로 제 2 입력단(B)의 로우 신호는 제 1 엔-모스 트랜지스터(M1)의 전류통로를 통해 제 1 노드(Nd1)로 출력된다.
또한, 상기 제 1 노드(Nd1)에 전달된 저전압은 스위칭수단(250)의 제 1 스위칭 트랜지스터(M3)를 턴-오프시키므로 출력단(Y)의 전압상태는 변함이 없다.
따라서, 상술한 바와 같이 본 발명의 배타적 오아게이트의 출력단의 스위칭수단을 사용함으로서, 입력 비트 수의 증가에 따른 레이아웃의 확장이 용이하며, 또한 입력신호가 출력되기까지 통하는 회로단을 감소 시킴으로서 데이터의 업-데이트 시간을 대폭 감소시킨 효과가 있다.
Claims (6)
- 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 및 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 비트 비교기.
- 제 1 항에 있어서, 상기 제 1 트랜지스터는 엔-모스 트랜지스터인 것을 특징으로 하는 비트 비교기.
- 제 1 항에 있어서, 상기 제 2 트랜지스터는 엔-모스 트랜지스터인 것을 특징으로 하는 비트 비교기.
- 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터; 및 출력단과 제 2 전원전압 사이에 연결되고 상기 제 1 노드의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 스위칭수단을 구비하는 것을 특징으로 하는 비트 비교기.
- 제 4 항에 있어서, 상기 스위칭수단은 상기 제 1 노드에 응답하는 제 1 스위칭 트랜지스터; 및 상기 인에이블 신호에 응답하는 제 2 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 비트 비교기.
- 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터; 및 출력단과 제 2 전원전압 사이에 연결되고 상기 제 1 노드의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 스위칭수단을 구비하는 것을 특징으로 하는 비트 비교기.
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|---|---|---|---|---|
| KR101449360B1 (ko) * | 2014-01-03 | 2014-10-08 | 주식회사 포뉴텍 | 원전제어시스템 및 그 구동방법 |
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1996
- 1996-10-14 KR KR1019960045703A patent/KR100188015B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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