JPH06236691A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】同期信号によって同期を取り動作する方式の半
導体記憶装置において、データの読み出し遅延を小さく
し高速動作を可能にすること。 【構成】２つのＮＡＮＤゲート６，７をたすき掛けにし
たラッチ回路１と、ラッチデータを出力するためのイン
バータ２と、センスアンプ４と、センスアンプ４の出力
をプリチャージするＰチャンネルトランジスタ３と、同
期信号を反転させるインバータ５とで構成され、ラッチ
回路１のセット入力にセンスアンプ４の出力，リセット
入力に同期信号を入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同期信号により同期を取り動作する方式の半導体記
憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置のデータ読み出し
部の一例は、図５に示す様に、トランスファーゲート４
６，４９とインバータ４７，４８とによってループ状に
構成されたラッチ回路４１と、ラッチしたデータを出力
するインバータ４２と、センスアンプ４４と、センスア
ンプ４４の出力をプリチャージするＰチャンネルトラン
ジスタ４３と、同期信号５０を反転させるインバータ４
５とから構成され、センスアンプ４４の出力はラッチ回
路４１に接続されている。ここで、センスアンプ４４
は、ＭＯＳトランジスタ５６〜６０からなり、ビット線
はトランジスタ５６のゲートに、ビット線（信号反転
値）はトランジスタ５７のゲートに接続される。

【０００３】本データ読み出し部の動作について図６の
タイミング図を用いて説明する。まずデータがラッチさ
れている状態は、同期信号５０が論理レベル（以下レベ
ルと称す）１で、ノード５１がレベル０で、センスアン
プ４４は非活性状態となる。センスアンプ４４の出力で
あるノード５２は、Ｐチャンネルトランジスタ４３がＯ
Ｎ（導通）となるため、レベル１となる。ラッチ回路４
１では、トランスファーゲート４６がＯＦＦ（非導
通）、トランスファーゲート４９がＯＮとなり、インバ
ータ４７，インバータ４８，トランスファーゲート４９
のループでデータをラッチし、ラッチデータはインバー
タ４２を通して出力される（図６の期間から（１１）
まで）。

【０００４】次にセンスアンプ４４からデータが読み出
される場合を述べる。ラッチ回路４１がレベル１のデー
タをラッチしている状態から、レベル０のデータを読み
出す場合、まず同期信号５０がレベル０と変化する（図
６の期間）。次にノード５１がレベル１と変化する
（図６の期間）。次にセンスアンプ４４は活性状態と
なり、ビット線のデータを増幅し、ノード５２にレベル
０のデータが読み出される。同時に、ラッチ回路４１の
トランスファーゲート４６はＯＮ、トランスファーゲー
ト４９はＯＦＦとなり、ラッチ回路４１はスルー状態と
なる（図６の期間）。次に、トランスファーゲート４
６を通してデータが伝達され、ノード５３はレベル０へ
と変化する（図６の期間）。次に、インバータ４７が
スイッチングされ、ノード５４はレベル１へと変化する
（図６の期間）。最後に、インバータ４２がスイッチ
ングされるため、出力端子５５がレベル１から０へと変
化し、データが読み出される（図６の期間）。

【０００５】同様に、センスアンプ４４からデータが読
み出される場合で、ラッチ回路４１にレベル０のデータ
をラッチしている状態から、レベル１のデータを読み出
す場合、前述のレベル０を読み出す場合と同様のノード
およびゲートを通りデータが出力される（図６の期間
（１２）〜期間（１７））。

【０００６】さらに、半導体記憶装置の読み出しデータ
部の他例として、図７の回路がある。図７において、２
つのＮＡＮＤゲート６７とＮＡＮＤゲート６８とをたす
き掛けにしたラッチ回路６１と、ラッチデータを出力す
るためのインバータ６２と、センスアンプ６５と、この
センスアンプ６５の出力のノード７１，７２をプリチャ
ージする２つのＰチャンネルトランジスタ６３，６４
と、同期信号６９を反転させるインバータ６６とから構
成され、ラッチ回路６１のセット入力であるノード７１
にセンスアンプ６５の出力、リセット入力であるノード
７２に同じくセンスアンプ６５の反転出力が接続され
る。

【０００７】本回路の動作について、図８のタイミング
図を用いて説明する。図８において、まずデータがラッ
チされている状態は、同期信号６９が論理レベル１で、
ノード７０はレベル０となり、センスアンプ６５は非活
性状態となる。同時に、Ｐチャンネルトランジスタ６
３，６４がＯＮとなり、ノード７１，７２はレベル１と
なり、ラッチ回路６１はデータをラッチし、ラッチデー
タはインバータ６２を通して出力端子７５に出力される
（図８の期間（１）〜期間（１２））。

【０００８】次にセンスアンプ６５からデータが読み出
される場合で、ラッチ回路６１がレベル１のデータをラ
ッチしている状態から、レベル０のデータを読み出す場
合を述べる。まず同期信号６９がレベル０へと変化する
（図８の期間）。次にノード７０がレベル１と変化す
る（図８の期間）。次に、センスアンプ６５は活性状
態となり、ビット線のデータを増幅し、ノード７１にレ
ベル０、ノード７２にレベル１のデータが読み出される
（図８の期間）。次に、ＮＡＮＤゲート６７の入力で
あるノード７１がレベル１からレベル０と変化するた
め、ＮＡＮＤゲート６７の出力であるノード７３はレベ
ル１へ変化する（図８の期間）。

【０００９】次にノード７３のレベルが変化し、インバ
ータ６２がスイッチングし、出力端子７５がレベル１か
ら０へと変化し、データが読み出される。この時、ＮＡ
ＮＤゲート６８の入力であるノード７２，７３がレベル
１，０からレベル１，１へと変化するため、ＮＡＮＤゲ
ート６８の出力はレベル１から０となる（図８の期間
）。

【００１０】同様にセンスアンプ６５からデータが読み
出される場合で、ラッチ回路６１にレベル０のデータを
ラッチしている状態からレベル１のデータをセンスアン
プから読み出す場合を述べる。まず同期信号６９がレベ
ル０と変化する（図８の期間（１２））。次にノード７
０がレベル１と変化する（図８の期間（１３））。次に
センスアンプ６５は活性状態となり、ビット線のデータ
を増幅し、ノード７１にレベル１、ノード７２にレベル
０のデータが読み出される（図８の期間（１４））。次
にＮＡＮＤゲート６８の入力であるノード７２，７３が
レベル１，１からレベル０，１と変化するため、ＮＡＮ
Ｄゲート６８の出力であるノード７４はレベル１へと変
化する（図８の期間（１５））。次に、ＮＡＮＤゲート
６７の入力であるノード７１と７４が、レベル１，０か
らレベル１，１に変化するため、ＮＡＮＤゲート６７の
出力であるノード７３はレベル０に変化する（図８の期
間（１６））。最後にノード７３のレベルが変化し、イ
ンバータ６２がスイッチングされるため、出力端子７５
がレベル０から１へと変化し、データが読み出される
（図８の期間（１７））。

【００１１】

【発明が解決しようとする課題】このような従来の、同
期信号によって同期を取り動作する方式の半導体記憶装
置では、図５の従来例の場合、データが読み出される場
合、同期信号５０からインバータ４５，センスアンプ４
４，トランスファーゲート４６，インバータ４７，イン
バータ４２と５つのゲートを通過して出力されており、
ゲート１段につきスイッチング遅延が数ナノ秒生じるた
め、データ読み出しの遅延時間が大きくなり高速動作が
出来ないという欠点があった。

【００１２】図７の従来例の場合、レベル１のデータを
読み出すときは、同期信号６９からインバータ６６，セ
ンスアンプ６５，ＮＡＮＤゲート６７，インバータ６２
と通過してデータが出力され、出力までの通過ゲート数
が４つと図５の従来例よりも通過ゲート数が１つ少な
く、より高速動作が出来るが、レベル０のデータを読み
出す場合、同期信号からインバータ６６，センスアンプ
６５，ＮＡＮＤゲート６８，ＮＡＮＤゲート６７，イン
バータ６２と５つのゲートを通過して出力され、図５の
従来例と同様に、データ読み出しの遅延時間が大きくな
り高速動作が出来ないという欠点があった。

【００１３】本発明の目的は、前記欠点を解決し、デー
タ読み出しの遅延時間を小さくした半導体記憶装置を提
供することにある。

【００１４】

【課題を解決するための手段】本発明の第１の構成は、
同期信号信号によって動作する半導体記憶装置におい
て、メモリセルに接続するセンスアンプの出力を、第１
のＮＡＮＤゲートの第１の入力端子へ接続し、前記第１
のＮＡＮＤゲートの出力を第２のＮＡＮＤゲートの第１
の入力端子へ接続して、前記第２のＮＡＮＤゲートの出
力を前記第１のＮＡＮＤゲートの第２の入力端子に接続
し、前記第２のＮＡＮＤゲートの第２の入力端子へ前記
同期信号を入力して、前記第１のＮＡＮＤゲートまたは
前記第２のＮＡＮＤゲートの出力を、インバータの入力
端子へ接続し、前記インバータの出力を読み出し、デー
タの出力とすることを特徴とする。

【００１５】本発明の第２の構成は、同期信号信号によ
って動作する半導体記憶装置において、メモリセルに接
続するセンスアンプの出力を、第１のＮＯＲゲートの第
１の入力端子へ接続し、前記第１のＮＯＲゲートの出力
を第２のＮＯＲゲートの第１の入力端子へ接続して、前
記第２のＮＯＲゲートの出力を前記第１のＮＯＲゲート
の第２の入力端子に接続し、前記第２のＮＯＲゲートの
第２の入力端子へ前記同期信号を入力して、前記第１の
ＮＯＲゲートまたは前記第２のＮＯＲゲートの出力を、
インバータの入力端子へ接続し、前記インバータの出力
を読み出し、データの出力とすることを特徴とする。

【００１６】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体記憶装置の出
力回路の回路図である。図１において、本実施例は、２
つのＮＡＮＤゲート６とＮＡＮＤゲート７とをたすき掛
けしたラッチ回路１と、ラッチデータを出力するための
インバータ２と、センスアンプ４と、センスアンプ４の
出力をプリチャージするＰチャンネルトランジスタ３
と、同期信号８を反転させるインバータ５とを含み、構
成され、ラッチ回路１のセット入力であるノード１０に
センスアンプ４の出力が接続され、リセット入力として
ＮＡＮＤゲート７の入力に同期信号８が接続されてい
る。センスアンプ４は、ＭＯＳトランジスタ１４〜１８
を有する。

【００１７】本回路の動作について、図２のタイミング
図を用いて説明する。図２において、まずデータがラッ
チされている状態は、同期信号８がレベル１のときで、
ノード９はレベル０となり、センスアンプ４は非活性状
態となる。同時にＰチャンネルトランジスタ３がＯＮと
なり、ノード１０はレベル１となる。ラッチ回路１のセ
ット入力であるノード１０とリセット入力である同期信
号８のレベルが共に１であるため、ラッチ回路１はデー
タをラッチしラッチデータはインバータ２を通して出力
される（図２の期間乃至（１１））。

【００１８】次にセンスアンプ４からデータが読み出さ
れる場合で、ラッチ回路１がレベル１のデータをラッチ
している状態からレベル０のデータを読み出す場合を述
べる。まず同期信号８が論理レベル０と変化する（図２
の期間）。次に、ノード９がレベル１と変化する（図
２の期間）。次にセンスアンプ４は活性状態となり、
ビット線のデータを増幅し、ノード１０にレベル０のデ
ータが読み出される（図２の期間）。次に、ＮＡＮＤ
ゲート６の入力であるノード１０，１２がレベル１，１
からレベル０，１と変化するため、ＮＡＮＤゲート６の
出力であるノード１１はレベル０から１へ変化する。こ
の時、ＮＡＮＤゲート７の入力であるノード８，１１は
レベル０，０からレベル０，１へと変化するが、ＮＡＮ
Ｄゲート７の出力であるノード１２は変化しない（図２
の期間）。次に、ノード１１のレベルが変化してイン
バータ２がスイッチングされるため、出力端子１３がレ
ベル１から０へと変化し、データが読み出される（図２
の期間）。

【００１９】同様にセンスアンプ４からデータが読み出
される場合で、ラッチ回路１にレベル０のデータをラッ
チしている状態からレベル１のデータをセンスアンプ４
から読み出す場合を述べる。まず同期信号８がレベル０
と変化する（図２の期間（１２））。次にノード９がレ
ベル１と変化する。ＮＡＮＤゲート７の入力であるノー
ド８，１１はレベル１，１からレベル０，１と変化した
ため、ＮＡＮＤゲート７の出力であるノード１２はレベ
ル１と変化する（図２の期間（１３））。次に、センス
アンプ４は活性状態となり、ビット線のデータを増幅
し、ノード１０にレベル１のデータが読み出されるが、
センスアンプ４が非活性状態の時からノード１０はレベ
ル１であるため変化はない。しかし、ノード１２がレベ
ル０から１へと変化するため、ＮＡＮＤゲート６の出力
であるノード１１はレベル０へと変化する（図２の期間
（１４））。次に、ノード１１のレベルが変化し、イン
バータ２がスイッチングされるため、出力端子１３がレ
ベル０から１へと変化し、データが読み出される（図２
の期間（１５））。

【００２０】図３は本発明の第２の実施例の半導体記憶
装置の出力回路の回路図である。図３において、本実施
例は、２つのＮＯＲゲート２６とＮＯＲゲート２７とを
たすき掛けしたラッチ回路２１と、ラッチデータを出力
するためのインバータ２２と、センスアンプ２４と、こ
のセンスアンプ２４の出力をプリチャージするＮチャン
ネルトランジスタ２３と、同期信号２８を反転させるイ
ンバータ２５とを含み、構成され、ラッチ回路２１のセ
ット入力であるノード３０にセンスアンプ２４の出力
を、リセット入力としてＮＯＲゲート２７の入力に同期
信号２８が接続されている。本実施例の出力回路は、前
記第１の実施例とは逆に、同期信号２８がレベル１でデ
ータが読み出される半導体記憶装置で有効である。

【００２１】本回路の動作について、図４のタイミング
図を用いて説明する。まず、データがラッチされている
状態は、同期信号２８がレベル０のときで、ノード２９
は論理レベル１となり、センスアンプ２４は非活性状態
となる。同時にＮチャンネルトランジスタ２３がＯＮと
なり、ノード３０はレベル０となる。ラッチ回路２１
は、データをラッチしラッチデータはインバータ２２を
通して出力される（図４の期間〜（１１））。

【００２２】次にセンスアンプ２４からデータが読み出
される場合で、ラッチ回路２１がレベル０のデータをラ
ッチしている状態でレベル１のデータをセンスアンプか
ら読み出す場合を述べる。まず同期信号２８が論理レベ
ル１と変化する（図４の期間）。次に、ノード２９が
レベル０と変化する。同時にセンスアンプ２４が活性状
態になる（図４の期間）。次に、Ｎチャンネルトラン
ジスタ２３はＯＦＦとなり、ノード３０にレベル１のデ
ータが読み出される（図４の期間）。次に、ＮＯＲゲ
ート２６の入力であるノード３０，３２がレベル０，０
からレベル１，０と変化するため、ＮＯＲゲート２６の
出力であるノード３１はレベル０へと変化する。この
時、ＮＯＲゲート２７の入力であるノード２８，３１は
レベル１，１からレベル１，０へと変化するが、ＮＯＲ
ゲート２７の出力であるノード３２は変化しない（図４
の期間）。次に、ノード３１のレベルが変化してイン
バータ２２がスイッチングされるため、出力端子３３が
レベル０から１へと変化し、データが読み出される（図
４の期間）。

【００２３】同様にセンスアンプ２４からデータが読み
出される場合で、ラッチ回路２１にレベル１のデータを
ラッチしている状態から、レベル０のデータをセンスア
ンプ２４から読み出す場合を述べる。まず、同期信号２
８がレベル１と変化する（図４の期間（１２））。次
に、ノード２９がレベル０へと変化する。同時にセンス
アンプ２４は活性状態になる。この時、ＮＯＲゲート２
７の入力であるノード２８，３１はレベル０，０から、
レベル１，０と変化するため、ＮＯＲゲート２７の出力
であるノード３２はレベル０へ変化する（図４の期間
（１３））。次に、Ｎチャンネルトランジスタ２３がＯ
ＦＦとなり、ノード３０に読み出しデータが出力される
が、非活性状態の時と変化しない。しかし、ノード３２
がレベル０から１へと変化するため、ＮＯＲゲート２６
の出力であるノード３１はレベル１へと変化する（図４
の期間（１４））。次に、ノード３１のレベルが変化
し、インバータ２２がスイッチングされるため、出力端
子３３がレベル１から０へと変化し、データが読み出さ
れる（図４の期間（１５））。

【００２４】

【発明の効果】以上説明したように、本発明は、高速で
読み出し動作ができるという効果がある。以下、第１，
第２の実施例に基づいて、その効果を説明する。

【００２５】データの読み出し動作において、第１の実
施例では、レベル０のデータを読み出す場合のクリティ
カルパスは、同期信号８からインバータ５，センスアン
プ４，ＮＡＮＤゲート６，インバータ２と計４つのゲー
トを通過し、従来通りと同じ通過ゲート数であるが、レ
ベル１のデータを読み出す場合のクリティカルパスは、
同期信号８からＮＡＮＤゲート７，ＮＡＮＤゲート６，
インバータ２と計３つのゲートを通過するだけであるた
め、読み出し時間がレベル０を読み出す場合に比べ、同
程度かそれ以下になり、従来の回路に比べ約６０％の遅
延時間で読み出す事ができる。

【００２６】また第２の実施例では、レベル１のデータ
を読み出す場合のクリティカルパスは、同期信号２８か
らインバータ２９，センスアンプ２４，ＮＯＲゲート２
６，インバータ２２と計４つのゲートを通過し、従来通
りと同じ通過ゲート数であるが、論理レベル０のデータ
を読み出す場合のクリティカルパスは、同期信号２８か
らＮＯＲゲート２７，ＮＯＲゲート２６，インバータ２
２と計３つのゲートを通過するだけであるため、読み出
し時間がレベル１を読み出す場合に比べ、同程度かそれ
以下になり、従来の回路に比べ、約６０％の遅延時間で
読み出す事ができる。そのため、より速い読み出し動作
を実現でき、高速動作が可能になるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の出力
回路の回路図である。

【図２】本発明の第１の実施例の半導体記憶装置の出力
回路の動作時のタイミング図である。

【図３】本発明の第２の実施例の半導体記憶装置の出力
回路の回路図である。

【図４】本発明の第２の実施例の半導体記憶装置の出力
回路の動作時のタイミング図である。

【図５】従来の第１の例の半導体記憶装置の出力回路の
回路図である。

【図６】従来の第１の例の半導体記憶装置の出力回路の
動作時のタイミング図である。

【図７】従来の第２の例の半導体記憶装置の出力回路の
回路図である。

【図８】従来の第２の例の半導体記憶装置の出力回路の
動作時のタイミング図である。

【符号の説明】

１，２１，４１，６１ ラッチ回路 ２，５，２２，２５，４２，４５，４７，４８，６２，
６６ インバータ ３，４３，６３，６４ Ｐチャンネルトランジスタ ４，２４，４４，６５ センスアンプ ６，７，６７，６８ ＮＡＮＤゲート ８，２８，５０，６９ 同期信号 ９〜１２，２９〜３２，５１〜５４，７０〜７４ ノ
ード １３，３３，５５，７５ 出力端子 ２３ Ｎチャンネルトランジスタ ２６，２７ ＮＯＲゲート ４６，４９ トランスファーゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同期信号信号によって動作する半導体記
   憶装置において、メモリセルに接続するセンスアンプの
   出力を、第１のＮＡＮＤゲートの第１の入力端子へ接続
   し、前記第１のＮＡＮＤゲートの出力を第２のＮＡＮＤ
   ゲートの第１の入力端子へ接続して、前記第２のＮＡＮ
   Ｄゲートの出力を前記第１のＮＡＮＤゲートの第２の入
   力端子に接続し、前記第２のＮＡＮＤゲートの第２の入
   力端子へ前記同期信号を入力して、前記第１のＮＡＮＤ
   ゲートまたは前記第２のＮＡＮＤゲートの出力を、イン
   バータの入力端子へ接続し、前記インバータの出力を読
   み出し、データの出力とすることを特徴とする半導体記
   憶装置。
2. 【請求項２】 同期信号信号によって動作する半導体記
   憶装置において、メモリセルに接続するセンスアンプの
   出力を、第１のＮＯＲゲートの第１の入力端子へ接続
   し、前記第１のＮＯＲゲートの出力を第２のＮＯＲゲー
   トの第１の入力端子へ接続して、前記第２のＮＯＲゲー
   トの出力を前記第１のＮＯＲゲートの第２の入力端子に
   接続し、前記第２のＮＯＲゲートの第２の入力端子へ前
   記同期信号を入力して、前記第１のＮＯＲゲートまたは
   前記第２のＮＯＲゲートの出力を、インバータの入力端
   子へ接続し、前記インバータの出力を読み出し、データ
   の出力とすることを特徴とする半導体記憶装置。