KR100476875B1 - 파워온리셋회로 - Google Patents

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본 발명은 파워 온 리셋 회로에 관한 것으로서, 더 구체적으로는 파워오프 시 내부 각 노드를 초기화시키고 바로 파워 온 상태가 될 때, 내부 노드들을 새로이 초기화시켜 파워 온 리셋 신호를 출력하는 파워 온 리셋 회로에 관한 것으로서, 외부로부터 인가되는 전원 전압의 레벨을 검출하여 감지 신호를 출력하는 전원 감지 회로와; 파워 온시에 상기 감지 신호에 응답하여 제 1 전압레벨의 신호를 인가받고, 파워 오프시에 상기 감지 신호에 응답하여 제 2 전압레벨의 신호를 인가받는 래치 회로를 포함하는 파워 온 리셋 회로.

Description

파워 온 리셋 회로{power on reset circuit}
본 발명은 파워 온 리셋 회로에 관한 것으로서, 더 구체적으로는 반도체 장치를 안정적으로 동작시키기 위한 파워 온 리셋 회로에 관한 것이다.
도 1a는 파워 온 리셋 회로의 구성을 보여주는 회로도이고, 도 1b는 파워 온 리셋 회로 내부 각 노드의 출력 타이밍도이다.
도 1a를 참조하면, 파워 온(power on) 초기에 래치(latch)를 이루는 인버터들(I1, I2)의 출력단인 제 1 노드(N1')와 제 2 노드(N2')가 각각 ″H″, ″L″를 유지하도록 인버터의 구성 요소인 NMOS 트랜지스터와 PMOS 트랜지스터의 사이즈를 달리하여 설계한다. 그러므로 상기 제 2 노드(N2')의 초기값 ″L″에 의해 인버터(I3)를 통한 제 3 노드(N3')는 ″H″가 되어 커패시터(C1)에 충전된다. 상기 커패시터(C1)가 전원 전압레벨로 충전될 때, 제 4 노드(N4')는 로우 레벨로 떨어지게 되면, 이는 제 2 노드(N2')에 드레인이 접속되는 PMOS 트랜지스터(MP1)의 게이트로 전달된다. 제 4 노드(N4')의 ″L″로 인해 PMOS 트랜지스터(MP1)는 턴온되어 래치를 이루는 인버터들(I1, I2)의 제 1 노드(N1')와 제 2 노드(N2')는 초기값을 상실함으로써, 새로운 데이터의 입력에 따라 제 2 노드(N2')는 ″H″를 유지하게 된다.
그 결과, 제 3 노드(N3')와 접지사이에 접속되는 커패시터(C1)에서는 충전된 전하가 방전되어 제 3 노드(N3')는 ″L″을 유지하게 된다. 상기 신호는 인버터들(I4, I5)을 통해 반전되어 최종적으로 파워 온 리셋 신호
Figure pat00005
를 출력하며, 폭은 상기 커패시커(C1)가 충전될 때부터 방전되는 순간까지이다. 만일, 이런 상태에서 전원이 게속적으로 공급되면 제 2 노드(N2')는 ″H″, 제 3 노드(N3')는 ″L″이 되어 정상 상태를 유지하게 된다. 그러므로 파워 온 리셋 신호
Figure pat00006
는 파워온 초기의 제 1 노드(N1')와 제 2 노드(N2')의 초기 래치값이 새로운 초기값을 가질 때 출력이 가능하다. 그리고 파워 온 리셋 회로의 전원이 파워 온 상태(power on) 에서 파워 오프 상태(power off)가 되면 ″H″의 제 2 노드(N2')는 방전되어 ″L″을 유지하게 되고, 다시 파워 온 상태가 될 때, 제 2 노드(N2')는 챠지되어 파워 온 리셋 신호
Figure pat00007
가 출력된다.
상기와 같은 구성을 갖고 동작하는 파워 온 리셋 회로는 때때로 전원의 파워 온 오프가 반복되는 인터미턴트 형(intermittent type)의 시스템에 사용되고 있다.
종래 기술에 따라 파워온후 파워 오프되고 다시 파워 온될 때, 도 1b이 타이밍도에 따라 다음과 같은 문제점이 발생하게 되었다.
상술한 바와 같은 파워 온 리셋 회로를 파워 온/오프가 반복적인 인터미턴스 형에서 구동할 때, 전원 전압의 파워 오프 시간이 짧아 제 2 노드가 미처 다 방전하지도 못한 상태에서 파워온 되면 래치 회로의 제 1 노드와 제 2 노드는 파워 오프일 때의 상태를 유지하여 새로운 데이터에 맞게 초기화가 설정되지 않는 문제점이 발생하게 된다. 또, 파워 온/오프 시간이 충분한 경우에는 상관없지만, 래치 회로의 각 노드가 방전할 틈도 없을 만큼의 짧은 파워 온/오프 시간에서는 래치 회로의 각 노드들의 초기 상태가 불량하여 파워 온 리셋 신호가 전혀 출력되지 않는다.
따라서, 본 발명의 목적은 파워 온/오프가 간헐적으로 반복될 때, 파워 오프 상태에서 파워온 상태로 변환할 때, 래치 회로의 각 노드들을 새롭게 초기화시켜, 파워 온될 때마다 파워 온 리셋 신호를 출력하는 파워 온 리셋 회로를 제공하기 위함이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가되는 전원 전압의 레벨을 검출하여 감지 신호를 출력하는 전원 감지 회로와; 파워 온시에 상기 감지 신호에 응답하여 제 1 전압레벨의 신호를 인가받고, 파워 오프시에 상기 감지 신호에 응답하여 제 2 전압레벨의 신호를 인가받는 래치 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 전압레벨은 전원 전압레벨이고, 제 2 전압레벨은 접지 전압레벨이다.
바람직한 실시예에 있어서, 상기 전원 감지 회로는 외부로부터 전원 전압을 인가받고, 이를 저항비에 따라 분배하는 전압 분배 회로와; 상기 분배 전압을 인가받아 감지 신호를 발생하는 구동회로를 포함한다.
바람직한 실시예에 있어서, 상기 전압 분배 회로는 전원 전압이 인가되는 제 1 전원 단자와; 접지전압이 인가되는 제 2 전원 단자와; 상기 제 1 전원 단자와 제 2 전원 단자사이에 직렬로 접속되는 저항들을 포함한다.
바람직한 실시예에 있어서, 상기 구동 회로는 게이트가 접지되고, 소오스로 전원전압이 인가되는 PMOS 트랜지스터와; 게이트가 상기 저항들의 접속점에 연결되고, 드레인이 상기 PMOS 트랜지스터의 트레인에 접속되고 소오스는 접지되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 래치 회로는 상기 감지 신호에 응답하여 파워 오프시에 접지 전압레벨의 신호를 인가받는다.
바람직한 실시예에 있어서, 상기 래치 회로는 낸드 게이트들을 포함한다.
이와 같은 회로에 의해서 파워 오프 상태에서 파워 온 상태로 변환될 때 파워 오프 시간이 짧아도 내부 래치 회로의 각 노드를 충분히 초기화시킬수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2a내지 도 2b에 의거하여 상세히 설명한다.
도 2a를 참조하면, 파워오프시에 전원 감지 회로를 통하여 전원이 레벨을 감지하여 전상태를 유지한 래치 회로의 입력 노드를 완전히 방전시키고, 그 다음 파워온 될 때 완전히 방전된 래치 회로의 노드는 새롭게 초기화되어 파워 온 리셋 신호를 출력할 수 있다.
도 2a는 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로를 상세하게 보여주는 회로도이다.
도 2a를 참조하면, 파워 온 리셋 회로는 외부로부터 인가되는 전원 전압(VDD)의 라이징 에지와 폴링 에지를 감지하는 전원 감지 회로(10)와 상기 전원 감지 회로(10)로부터 발생되는 감지 신호에 따라 데이터를 저장하는 래치 회로(40)를 포함한다. 상기 전원 감지 회로(10)는 전압 분배 회로(20)와 구동회로(30)를 구비하고 있으며, 상기 전압 분배 회로(20)는 전원 전압(VDD)이 인가되는 전원 단자(1)와 그라운드에 연결되는 접지 단자(2)사이에 직렬로 접속되는 제 1 저항(R1) 및 제 2 저항(R2)을 포함한다. 그리고 구동 회로(30)는 접지되는 게이트와, 전원 단자(1)와 상기 저항들의 상호 접속점인 제 1 노드(N1)사이에 P채널을 갖는 MOS 트랜지스터(MP2)를 구비하고, 또 상기 제 1 노드(N1)에 연결되는 게이트와 상기 P 채널과 직렬로 형성되는 N 채널을 갖는 MOS 트랜지스터(MN1)를 포함한다. 그리고 래치 회로(40)는 낸드 게이트들(ND1, ND2)을 포함한다.
도 2b는 본 발명의 실시예에 따른 파워 온 리셋 회로의 각 노드들의 출력을 보여주는 타이밍도이다.
도 2a 내지 도 2b를 참조하면, 먼저 파워 온시 전압 분배 회로(20)는 저항들의 비에 따라 외부로부터 인가되는 전원전압을 분배하여 제 1 노드(N1)로 이를 전달한다. 그리고 이는 제 1 노드(N1)에 게이트가 접속된 NMOS_트랜지스터(MN1)로 인가되며, 이는 도 2b와 같이 상기 트랜지스터의 문턱전압(threshold voltage)에서부터 트랜지스터(MN1)가 턴온될 때까지 상승하게 된다. 제 2 노드(N2)의 신호는 전원 전압(VDD)의 라이징 에지에서 트랜지스터(MN1)가 턴온될 때까지 전원 전압(VDD)의 라이징 파형과 동일한 파형을 갖게 된다.
NMOS 트랜지스터(MN1)가 턴온됨에 따라 제 2 노드(N2)의 전하는 접지로 디스챠지됨으로써 ″L″이 되고, 이는 인버터(I7)를 거쳐 래치 회로(40)의 데이터 입력단인 제 3 노드(N3)로 전달된다. 이때 외부로부터 전원(VDD)이 계속적으로 인가되면, 래치 회로(40)의 제 5 노드(N5)는 ″L″이 되고, 이를 입력으로 하는 제 1 인버터(I7)는 ″H″를 제 6 노드(N6)로 전달됨으로써 커패시터(C2)에 전하가 충전된다.
계속해서, 상기 제 6 노드(C2)의 ″H″는 슈미트 트리거(schmitt trigger)인 제 2 인버터(I8)를 거치게 되며, 이의 출력단인 제 7 노드(N7)는 그 특성상 상기 커패시터(C2)가 충전되는 초기동안 ″H″로 상승한 후에 ″L″로 떨어지게 된다. 상기 제 7 노드(N7)의 신호는 제 3 인버터(I9)와 제 4 인버터(I10)에 인가되어 최종적으로 파워 온 리셋 신호
Figure pat00008
가 출력된다. 상기 파워 온 리셋 신호
Figure pat00009
의 하이 레벨 구간의 폭은 상기 커패시터(C2)가 충전된 후 제 7 노드(N7)가 ″L″인 구간에 해당된다.
계속해서, 파워온상태에서 파워 오프 상태가 되면 전원 감지 회로(10)에 인가되는 전원 전압(VDD)이 낮아져 저항들(R1, R2)에 분배된 전압은 NMOS 트랜지스터(MN1)를 턴오프시킨다. 그러므로 항상 턴온 상태인 PMOS 트랜지스터(MP1)로 인해 제 2 노드(N2)는 ″H″가 되고, 이는 제 1 인버터(I7)를 거쳐 래치 회로(40)의 입력단인 제 3 노드(N3)를 ″H″에서 ″L″로 방전시킨다. 즉, 제 2 노드(N2)의 신호는 전원 전압(VDD)의 폴링 에지에서 전원 전압(VDD)의 폴링 파형과 동일한 파형을 갖게 된다. 그리고 이는 래치 회로(40)를 거침으로서 파워 오프 초기에 제 4 노드(N4)는 ″H″가 되어 커패시터(C2)는 챠지된 전하를 접지로 디스챠지하기 시작하며, 이는 파워 오프 동안에 계속적으로 진행된다. 외부로부터의 전원 인가가 중단된 상태이므로 다른 모든 노드는 ″L″를 유지하게 된다. 그런 다음 파워 온 상태가 되면, 전원 감지 회로(10)가 이를 감지함으로써 ″L″의 제 3 노드(N3)를 ″H″로 초기화시키며, 이때 파워 오프시에 제 3 노드(N3)는 전원 감지 회로(10)에 의해 완전히 방전된 상태로 초기화되었으므로 파워 오프 시간이 짧아 미처 방전하지 못한 상태에서 파워 온되는 경우를 막을 수 있다.
그리고, 전원 감지 회로(10)내에 전압 분배 회로(20)의 저항들(R1, R2)은 그 값의 비를 조절함으로써 전원 전압의 레벨을 감지할 수 있으므로 파워 오프 시간 부족으로 인해 파워 온 리셋 신호가 전혀 발생되지 않는 것을 막을 수 있다.
상기와 같은 파워 온 리셋 회로는 여러 분야에 걸쳐 응용이 가능하지만 특히, 파워 온 오프를 정기적으로 혹은 비정기적으로 반복하는 인터미턴트 형의 시스템에 적용하면 그 효율을 향상시킬 수 있다.
따라서, 본 발명은 파워 오프 상태에서 파워 온 리셋 회로내의 각 노드를 초기화시킨 후, 파워 온될 때마다 파워 온 리셋 신호를 얻을 수 있는 효과가 있다.
도 1a는 종래 기술에 따른 파워 온 리셋 회로의 구성을 보여주는 회로도:
도 1b는 도 1a에 따른 출력 타이밍도:
도 2a는 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성을 상세하게 보여주는 회로도;
도 2b는 도 2a에 따른 출력 타이밍도:
*도면의 주요부분에 대한 부호 설명
10 : 전원 감지 회로 20 : 전압 분배 회로
30 : 구동 회로 40 : 래치 회로

Claims (6)

  1. 외부로부터 인가되는 전원 전압의 상승 에지와 폴링 에지를 감지해서 감지 신호를 출력하는 전원 감지 수단과;
    상기 감지 신호를 래치하는 래치 회로와;
    상기 래치 회로를 통해 출력되는 신호를 받아들이는 제 1 인버터와;
    상기 인버터의 출력단과 연결된 일단 및 접지 전압과 연결된 타단을 갖는 커패시터와;
    상기 커패시터의 일단의 신호를 받아들이는 제 2 인버터; 그리고
    상기 제 2 인버터의 출력을 받아들이고, 파워 온 리셋 신호를 출력하는 제 3 인버터를 포함하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 전원 감지 수단은,
    외부로부터 인가되는 전원 전압을 분배하는 전압 분배 수단과; 그리고
    상기 전압 분배 수단으로부터의 분배 전압을 받아들여서 상기 감지 신호를 발생하는 구동 수단을 포함하는 파워 온 리셋 회로.
  3. 제 2 항에 있어서,
    상기 전압 분배 수단은,
    전원 전압과 접지 전압 사이에 직렬로 접속되는 저항들을 포함하는 파워 온 리셋 회로.
  4. 제 3 항에 있어서,
    상기 구동 수단은,
    게이트가 접지되고, 소오스로 상기 전원 전압이 인가되는 PMOS 트랜지스터; 및
    게이트가 상기 저항들의 접속점에 연결되고, 드레인이 상기 PMOS 트랜지스터의 드레인에 접속되고 소오스는 상기 접지 전압과 연결되는 NMOS 트랜지스터를 포함하며;
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 사이의 연결 노드의 신호가 상기 감지 신호로서 출력되는 파워 온 리셋 회로.
  5. 제 4 항에 있어서,
    파워 오프시 상기 감지 신호는 상기 접지 전압 레벨인 파워 온 리셋 회로.
  6. 제 4 항에 있어서,
    상기 래치 수단은,
    상기 감지 신호를 받아들이는 제 4 인버터와;
    제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출려과 상기 제 2 인버터의 출력을 받아들이는 제 2 낸드 게이트를 포함하며;
    상기 제 1 낸드 게이트는 상기 제 4 인버터의 출력 및 상기 제 2 낸드 게이트의 출력을 받아들이는 파워 온 리셋 회로.
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