JP2000187988A - 検出回路および方法 - Google Patents

Abstract

(57)【要約】 【解決課題】 改善されたデータ検出の回路および方法
を提供すること。 【解決手段】 シングル及びマルチブロック・メモリ用
途において、自制センス増幅器が外部タイミング制御信
号の必要性を除去する。これは、その増幅器の入力に結
合されたメモリ・アレイの相補ビット・ライン対のレール
間電圧振幅をトリガ・オフすることによって行われる。
ビット・ライン対をトリガ・オフすることにより、安定
し、入力に有効データが生じるまで増幅器がアクティブ
でないことが保証され、増幅器または関連するラッチに
起因する出力データ・バス上の誤信号(グリッチ)が抑制
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にセンスアンプ
(センス増幅器)に関し、特に、出力データ・バスに伝送
される無効データの発生を減少させる改良された検出回
路および方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】多く
のメモリ装置にとってタイミング特性は重要な鍵とな
る。遅延を減少させるための電流技法(current methodo
logies)によれば、センスアンプの入力に新規データが
到達する前に、メモリのセンスアンプがイネーブルにな
る。このため、センスアンプの入力で受信すると直ちに
データが検出される。一般に、このデータはラッチまた
はレジスタに格納され、センスアンプおよび他のメモリ
回路への給電停止が可能になり、または出力データ・バ
ス上にそのデータを維持しつつ次の動作サイクルに備え
ることが可能になる。

【０００３】この電流技法によれば、有効な(valid)次
のデータが生じる前に、無効な(invalid)データ遷移が
出力データ・バスに送られてしまう様々な経路が存在す
る。このような無効な遷移はAC電力を消費し、低電力シ
ステムでは問題となり得る。無効データ源の可能性の1
つはセンスアンプである。センスアンプがアクティブに
なる時間と、新たなデータがメモリ・アレイから到着す
る時間との間において、センスアンプはその入力に生じ
ているものが何であるかの検出を試み、検出されたもの
(例えば無効データ)を出力データ・バスに送信し始め
る。センスアンプ入力で生じている極性が、出力データ
・バス上に生じているデータの極性およびメモリ・アレイ
からセンスアンプ入力への検出されるべきデータの極性
と反対である場合、出力データ・バスはバス上の旧デー
タから無効データ(センスアンプがイネーブルされ、そ
の入力に有効なデータが生じるまでの間に検出されるデ
ータ)に遷移し、最終的に新たに検出された有効なデー
タに遷移するであろう。

【０００４】無効データの他の原因は、センスアンプの
データ格納装置である。センスアンプがアクティブにな
ると、格納装置に格納されている先の動作に起因するデ
ータが出力データ・バスに伝送され得る。先の動作に起
因して格納されたこのデータが、出力データ・バス上に
生じている極性およびメモリ・アレイからの検出される
べきデータによる極性と反対である場合、出力データ・
バス上に誤信号(glitch)が生じるであろう。このこと
は、出力データ・バスが、バス上に生じていた有効デー
タから、以前の動作により格納装置に格納されたデータ
に遷移し、その後メモリ・アレイからの新たな検出デー
タに遷移することを意味する。

【０００５】無効な出力データ・バス遷移は更に、メモ
リ装置自体が、出力データ・バスにデータを供給する大
きなシステム内の多くの構造のものであることに起因し
得る。メモリ装置がアクティブになる時、センスアンプ
がメモリ・アレイからの有効なデータを検出して出力デ
ータ・バスにその有効データを提供する前に、出力デー
タバス上にどのような信号がドライブ(drive)されるか
について何らの保証も無いためである。

【０００６】無効出力データ遷移を取り扱う従来の手法
に、無効な遷移を、それを生じさせるような対応するAC
電力出力(power drain)と考えるものがある。これは一
般に、無効遷移の生じ得る近辺で全システム・タイミン
グを設定調整することにより達成される。出力データ・
バスに生じる無効出力データ遷移を取り扱う従来の他の
手法に、メモリ装置内の検出及び駆動(ドライブ)回路の
周囲に遅延タイミング経路を設けるものがある。データ
は一般にメモリ・アレイからセンスアンプにゲート入力
され、データ格納装置から出力装置へ提供される。設計
上の要求事項に応じて、データをセンスアンプおよびデ
ータ格納装置に与える(gate)ことが可能である。各ゲー
トの入力におけるデータが安定化するのに充分な期間の
経過後にのみ各ゲートを開く。各ゲートでいつ安定にな
ったかを正確に予測することは困難であるので、最も遅
いタイミング経路に合わせて遅延を設定する必要があ
る。この冗長な遅延は製造および装置又は工程変動(ば
らつき)によるものも考慮する必要があり、タイミング
特性に悪影響を与えてしまう。

【０００７】したがって既存の手法では、動作速度およ
び精度の向上ならびに製品における低消費電力の要請に
対して不利である。そのような製品には、セルラ電話、
ページャその他の携帯用通信装置等があり、特に低電圧
製品が含まれる。したがって、メモリ・アレイからのデ
ータを検出し、動作速度に悪影響を与えず出力データ・
バス上の誤信号(グリッチ)に対処する方法及び回路を提
供することは有意義である。更に、出力データ・バス上
に生じる無効データ遷移を解消させる方法及び回路を提
供することも有意義である。更に、電力消費を減少さ
せ、携帯用機器のバッテリ寿命を延ばす方法及び回路を
提供することも有意義である。

【０００８】

【発明の実施の形態】本発明は概してデータ検出の回路
および方法を改善する。特に、改善されたデータ検出回
路を利用して、出力データ・バス上の無効データ遷移の
発生を抑制する。本発明の一態様にあっては、シングル
及びマルチブロック・メモリ用途において、自制センス
増幅器が外部タイミング制御信号の必要性を除去する。
これは、その増幅器の入力に結合されたメモリ・アレイ
の相補ビット・ライン対のレール間(rail-to-rail)電圧
振幅をトリガ・オフ(trigger off)することによって行わ
れる。ビット・ライン対をトリガ・オフすることにより、
安定し、入力に有効データが生じるまで増幅器がアクテ
ィブにされないことが保証され、増幅器または関連する
ラッチに起因する出力データ・バス上の誤信号(グリッ
チ)が抑制される。本発明の他の態様にあっては、マル
チブロック・メモリ用途において、フィードバックを利
用して出力データ・バス上に生じる無効データ遷移を除
去することによって、データ検出回路は更に改良され
る。インアクティブ・ブロックの格納装置には、フィー
ドバック回路を介して出力データ・バス上に生じる有効
データが予めロードされる。これにより、何らかの方法
でインアクティブの格納装置に格納されていた無効デー
タが、起動時に出力データ・バスに伝送されることを抑
制する。

【０００９】図1は無効データ遷移(グリッチとも呼ばれ
る。)が出力データ・バスに生じることに対処する従来の
手法を示す。検出回路10は、メモリ・アレイのメモリ・ビ
ット・ラインに結合されたセンス・アンプ11と、センス・
アンプ11の出力に結合されたデータ格納装置13(データ・
レジスタ又はラッチとも呼ばれる。)と、データ格納装
置13およびセンス・アンプ11からのデータを受信し受信
したデータを出力データ・バス17にドライブする(提供す
る)出力バッファ15を備える。検出回路10は更に、セン
ス・アンプ11の入力に結合された遅延回路19および出力
バッファ15の入力に結合された遅延回路19を備える。

【００１０】出力データ・バス17に生じる無効データ遷
移の発生を抑制するため、検出回路10は遅延経路を利用
して、有効なデータのみが出力データ・バス17に通じる
ようにしている。たとえば、一方の遅延回路19はセンス
・アンプ11の入力に結合され、センス・アンプ11が外部制
御信号である「検出制御」によりアクティブにされた場合
に、ビット・ラインに生じるデータが安定化し、そのデ
ータは有効データであることを保証する。他の遅延回路
19が出力バッファ15の入力に結合され、出力バッファ15
の入力に生じる無効データが出力データ・バス17に提供
されないようにしている。出力バッファ15に結合される
遅延回路19は、データ格納装置13およびセンス・アンプ1
1からのデータ出力を出力バッファ15さらには出力デー
タ・バス17に提供することを遅延させる。理論的には、
遅延回路19は、データ格納装置13およびセンス・アンプ1
1からの出力データが有効であることを保証するのに充
分な期間の間データを遅延させる。

【００１１】充分な遅延を付加することにより、検出回
路10は、出力データ・バス17上の無効データ遷移の発生
を抑制することに対して比較的効果がある。しかしなが
ら、遅延を付加することはタイミング特性に大きな影響
を与えてしまう。さらに、製造工程および製造装置の変
動誤差(variation)のような製造上の理由により、更な
る遅延が必要になり、更にタイミング特性に影響を与え
てしまう。このため図1に示したような手法は、タイミ
ング特性が重要な製品用途に対して不利である。

【００１２】図2は本発明による検出回路20を示す。検
出回路20は、メモリ・アレイのメモリ・ビットラインから
のデータを検出するため結合されたセンス・アンプ21
と、センス・アンプ21および出力データ・バス17の間に結
合されたデータ格納装置13と、出力データ・バス17およ
びデータ格納装置13の間に結合されたフィードバック回
路23とを備える。検出回路20は更に、データ格納装置13
およびセンス・アンプ21からのデータを受信するため結
合された出力バッファ15を備え、この出力バッファは受
信したデータを出力データ・バス17にドライブ(駆動)す
る。

【００１３】本発明の一態様によれば、センス・アンプ2
1は自制論理増幅器(self-controlled logic amplifier)
より成る。特に、センス・アンプ21は、メモリ・アレイの
相補ビット・ライン対BITおよびBITBの個々のメモリ・ビ
ット・ラインに結合される双入力(dual inputs)を有し、
ビット・ラインに生じるデータを検出する。センス・アン
プ21は相補ビット・ライン対BITおよびBITBをトリガ・オ
フし、センス・アンプ21はビット・ラインBITおよびBITB
のレール間電圧振幅により制御される。ビット・ラインB
ITおよびBITBが共に論理ハイである場合(論理1ともい
う。)、センス・アンプ21はオフ(off)である。センス・ア
ンプ21は、入力の内の1つに結合された相補ビット・ライ
ン対BIT,BITBの内の1つが、メモリ・アレイ内の選択され
たメモリ・セルにより論理ロー(論理0ともいう。)に引き
下げられた場合にのみ、その検出機能を行う。すなわ
ち、センス・アンプ21は入力に結合されたビット・ライン
によってアクティブにされる。このことは、センス・ア
ンプ21が自ら制御され(自制)、図1に図示するような従
来の手法で必要とされる外部制御またはトリガ動作の必
要性を排除することを意味する。

【００１４】例えばスタティック・ランダム・アクセス・
メモリ(SRAM)製品のような多くのメモリ用途にあって
は、センス・アンプは、待ち時間を減らすため有効デー
タがその入力に生じる前に起動される。しかしながらセ
ンス・アンプが起動すると、(データを保持する)ラッチ
またはレジスタ回路が格納しているデータ(潜在的な無
効データ)を出力データ・バスに送出してしまう可能性が
ある。当業者であれば外部制御の必要性を除去すること
が極めて有用であることを認めるであろう。なぜなら、
検出される前にセンス・アンプの入力で生じるデータが
安定したものであることを保証するために意図的に付加
される遅延を排除できるためである。本発明のこの態様
にあっては、ビット・ラインをトリガ・オフする自制セン
ス・アンプ21は、望まれない遅延を付加すること無く、
有効データが入力に現われるまでセンス・アンプ21が機
能していないことを保証する。

【００１５】ビット・ラインBITおよびBITBのレール間電
圧振幅をトリガ・オフすることは、特に低電圧動作製品
に有利である。そのような製品では、Vddのような動作
電圧がPMOSおよびNMOSトランジスタのしきい電圧の和の
近辺またはそれ以下のものである(すなわち、Vdd＜Vtp+
Vtn，ここで、VtpはPMOS検出トランジスタのしきい電
圧、VtnはNMOS検出トランジスタのしきい電圧であ
る。)。低電圧・低電力メモリ装置の必要性は急速に増加
しており、特に携帯用通信機器で必要とされる。一般的
には、アナログ・センス・アンプを利用して、例えばスタ
ティック・ランダム・アクセス・メモリ(SRAM)アレイの相
補ビット・ライン間の電圧差を検出していた。AC電力を
節約するため、ビット・ラインをクランプし、ビット・ラ
インが正の最大供給電圧(例えばVdd)から負の最低供給
電圧(例えばVss)へレール間振幅をしないようにするの
が一般的である。このようにしてAC電力を節約すること
は可能であるが、ビット・ラインをクランプするのでア
ドレスされた全メモリ・セルを介してDC電力が流れてし
まう。メモリ・セルにおけるDC電力に加えて、アナログ・
センス・アンプはDC電力を消費するので全消費電力を大
きくしてしまう。電力消費に加えて、アナログ・センス・
アンプは低電圧製品用途に不向きである。たとえばVdd
のような動作電圧が、NMOSおよびPMOS検出トランジスタ
のしきい電圧の和Vtn+Vtpに近づくと、アナログ・センス
・アンプは一般に性能が下がり、または機能しなくな
る。性能劣化および／または機能停止は、アナログ・セ
ンス・アンプがある電圧範囲を必要とすることに起因す
る。その電圧範囲は、NMOSおよびPMOS検出トランジスタ
の両者がオンとなるものであるが、低動作電圧では両ト
ランジスタがオンする領域は存在しない。低動作電圧に
起因して、センス・アンプはレール間(rail-to-rail)で
動作しなければならなくなる。

【００１６】一方、ディジタル・センス・アンプ(論理増
幅器ともいう。)は、例えばVdd=Vtn+Vtpの近辺またはそ
れ以下の電圧で動作することが可能である。さらに、デ
ィジタル・センス・アンプは、アナログ・センス・アンプで
使用されるようなDC電力素子を有しない。ディジタル・
センス・アンプは一般に、例えばVddからVssのようなレ
ール間製品でも使用される。レール間製品におけるビッ
ト・ライン振幅のAC電力消費は、ビット・ラインのクラン
プされた場合のものより高くなるであろうが、メモリ・
セルからのDC電力は要しない。

【００１７】図2を参照すると、センス・アンプ21により
検出されたデータは、センス・アンプ21から出力され、
データ格納装置13の入力に供給される。データ格納装置
13はデータを受信し、出力データ・バス17に伝送するた
めそのデータをラッチまたは格納する。データ格納装置
13は、データ・レジスタ、ラッチその他のデータを格納
するのに適切な機構を備える。センス・アンプ21からの
データ出力およびデータ格納装置13への入力は、外部制
御信号を利用して動的にラッチすることも、又は、新た
な入来データにより単に上書きさせることも可能であ
る。

【００１８】一般に、データ格納装置13からのデータは
出力バッファ15を介して出力データ・バス17に供給され
るが、これは総ての製品で必須のことではない。このよ
うにすると、出力バッファ15が出力格納装置13からのデ
ータを受信して出力データ・バス17上にそのデータをド
ライブする。良く知られているように、出力バッファは
一般にドライブ能力を向上させるために使用され、特定
用途における出力バスを駆動するために必要な付加機能
的多様性(variation)を与える。

【００１９】良く知られているように、メモリ・アレイ
はシングル・ブロックまたはマルチブロック構造とする
ことが可能である。SRAM装置の場合、ブロックは相補ビ
ット線対およびワード線(行および列とも呼ばれる。)に
より特徴づけられる。マルチブロック・アレイの各ブロ
ックに対して、本発明に関する図2に図示されるような
検出回路が存在する。本発明の他の態様にあっては、無
効データ遷移または以前選択されなかったブロックが選
択された場合に生じるグリッチを防止するため、メモリ
・アレイ中の選択されなかったブロックのデータ格納装
置には、データ・バスに生じる有効データが予めロード
される。このため、以前選択されなかったブロックが選
択された場合、以前インアクティブであったデータ格納
装置内のデータが新規データの受信に先立って出力デー
タ・バスに伝送されるとき、伝送されるデータは既にバ
スに生じているものとなり、そのデータは同一の極性を
有するものであるので、グリッチまたは無効な遷移を除
去することが可能になる。

【００２０】本発明のこの態様にあっては、データ・フ
ィードバック回路23は、マルチブロック・メモリ・アレイ
内の非選択またはインアクティブのデータ格納装置13
に、出力データ・バス17に生じる有効データを適切にロ
ードする。データ・フィードバック回路23は、出力デー
タ・バス17に結合された入力およびデータ格納装置13に
結合された出力を有し、出力データ・バス17からデータ
格納装置13へのフィードバック経路を形成する。簡単の
ため図2はシングル・ブロックの検出回路20を示している
点に留意されたい。マルチブロックでは総てのインアク
ティブな格納装置13にバス17に生じるデータが予めロー
ドされることが好ましい。

【００２１】本発明の更なる態様にあっては、データの
プリロード(予めロードすること)を様々な手法で制御す
ることが可能である。例えば、その制御をメモリ装置内
部で行うことも可能である。例えば、出力データ・バス1
7上に生じる有効データを、各リードまたは書込みサイ
クルにおいて、インアクティブのメモリ・ブロック内の
データ格納装置に自動的に帰還させるまたはロードす
る。あるいは付加的に、データのプリロードを、メモリ
・アレイまたはメモリ装置の外部ソースによって制御す
ることも可能である。メモリ・アレイに付随する回路が
結合され出力データ・バス17を利用する場合に、外部制
御を行うことが望ましい。そのような用途では、メモリ
・アレイの総てのデータ格納装置に、以前ディセーブル
された状況又は状態からメモリ装置がアクティブ化され
るのに先立って、バス上に生じるデータをロードするこ
とが可能である(この場合メモリ装置に起因するデータ
はバス上にない点に留意されたい。)。

【００２２】回路設計の観点から、当業者であれば本発
明を実現する様々な手法が存在することを認めるであろ
う。以下に説明する図3および図4は、そのような手法の
単なる例を示す。

【００２３】図3は、図2の検出手法20に関する論理回路
レベルの実施形態を示す。センス・アンプ21は、ドレイ
ン、ソースおよびドレインに相当する電流電極および制
御電極を各々が有するトランジスタ212,213を備える。
各トランジスタ212,213は、検出PMOSおよびNMOSトラン
ジスタより成る。センス・アンプ21は更にインバータ211
を備える。インバータ211は、ビット・ライン対の内の相
補ビット・ラインBITBからデータを受信するために結合
された入力ノードを有する。インバータ211は更にトラ
ンジスタ213のゲートに結合された出力ノードを有す
る。トランジスタ212のゲートはビット・ライン対の内の
ビット・ラインBITからのデータを検出するように結合さ
れる。トランジスタ212のドレインは、例えばVddである
動作電位を受信するための電力供給端子に結合される。
トランジスタ212のソースはトランジスタ213のドレイン
に結合されてノードAを形成する。トランジスタ213のソ
ースは、例えばVss又はグランドである動作電位を受信
するため電力供給端子に結合される。

【００２４】動作時にあっては、ビット・ラインBITおよ
びBITBは、通常どおりハイ(high)に保たれている(equil
ibrate)。ビット・ラインBITおよびBITBの両者がハイに
引き上げられているとき、トランジスタ212,213はオフ
である。ビット・ラインBITが落ち込むと、トランジスタ
212がオンになり、ノードAをハイにつり上げる。先のデ
ータによりハイではなかった場合、データ格納装置13に
論理1を書き込む。一方、相補ビット・ラインBITBが落ち
込むと、インバータ211は信号をハイに反転させてトラ
ンジスタ213をオンさせ、ノードAをローに引き下げ、デ
ータ格納装置13に論理ゼロを書き込む。上述したよう
に、センス・アンプ21はビット・ラインBITおよびBITBを
利用するので、外部的なタイミングまたはアクティブ化
を要しない。特に、相補ビット・ラインBITおよびBITB
が、メモリ・アレイのビット・ラインに結合され、そのビ
ット・ラインがセンス・アンプ21を制御し、これはタイミ
ング経路又はクロック、デコーダ、遅延経路等の他の回
路によるものと異なる。このため、ビット・ラインBITお
よびBITBのレール間振幅を許容する。部分的なビット・
ライン振幅(partial bit line swing)を利用することも
可能ではあるが、レベル遷移デコーダまたはドライバ回
路が必要になるのが一般的であり、そのような外部回路
は外部トリガを要するので、自制センス・アンプのメリ
ット(利益)を減少させてしまう。

【００２５】データ格納装置13はノードAに結合され、
センス・アンプ21により検出したデータを受信する。デ
ータ格納装置13は、出力データ・バス17に供給された以
前の有効データを、センス・アンプ21がビット・ラインBI
TおよびBITBによりイネーブルされるまで適切に保持ま
たは格納する。データ格納装置はインバータ131,132を
備える。インバータ131,132はデータを保持するラッチ
を形成する。インバータ131は、ノードAにおいてセンス
・アンプ21に結合された入力端子および出力端子を有す
る。インバータ132はインバータ131の出力端子に結合さ
れた入力端子、およびノードAにおいてセンス・アンプ21
に結合された出力端子を有する。データ格納装置13の出
力はインバータ131の入力側又はインバータ131の出力側
から取り出すことが可能である。

【００２６】データ格納装置13からの出力が、図3に示
すようなセンス・アンプ21の側(インバータ131の入力側)
から取り出されるとき、データはデータ格納装置13およ
び出力バッファ15間に結合されたインバータ31に供給さ
れる。インバータ31はデータを反転させ、その反転され
たデータを出力バッファ15に与える。

【００２７】当業者であれば、特定用途の条件に依存し
て出力バッファを構成および設計する様々な手法が存在
することを認めるであろう。そのような構成例が図3に
示されている。図3に示すように、出力バッファ15は、N
ANDゲート151,152、インバータ153,154,155,156および
トランジスタ157,158を備える。トランジスタ157,158は
それぞれPMOSおよびNMOSトランジスタより成り、ドレイ
ン、ソースおよびゲートに相当する一対の電流電極およ
び制御電極を各々が有する。出力バッファ15は、ブロッ
ク制御信号SBLKによりアクティブ化され、この信号はNA
NDゲート151,152に供給される。センス・アンプ21により
検出されたデータは、格納装置13にラッチされ、インバ
ータ31を介して出力バッファ15に供給される。そのデー
タは出力バッファ15で受信され、NANDゲート151の入力
に供給される。同様に、出力バッファ15で受信されたデ
ータはインバータ155により反転され、NANDゲート152の
入力に供給される。NANDゲート151の出力はインバータ1
53,154を介して伝達され、トランジスタ157のゲートに
供給される。NANDゲート152の出力はインバータ156を介
して伝達され、トランジスタ158のゲートに供給され
る。トランジスタ157のドレインは、たとえばVddである
動作電位を受信するため電力供給端子に結合される。ト
ランジスタ158のドレインはトランジスタ157のソースに
結合されノードCを形成する。トランジスタ158のソース
は、たとえばVssまたはグランドである動作電位を受信
するため電力供給端子に結合される。バッファ15の出力
はノードCにおいてデータ・バス17に結合され、バッファ
17の入力で受信したデータをデータ出力バス17にドライ
ブする(供給する)。動作時にあっては、出力バッファ17
の入力におけるデータの極性に依存して、トランジスタ
157またはトランジスタ158の一方が、データをバス17に
ドライブする。

【００２８】マルチブロック・メモリの製品用途にあっ
ては、出力データ・バス17上に生じるデータは、フィー
ドバック回路23を介してデータ格納装置13に帰還させら
れる。出力データ・バスからフィードバック回路23ひい
てはデータ格納装置13にデータが帰還させられ、フィー
ドバック経路25を形成する(図2)。フィードバック回路2
3は、NORゲート231,232、インバータ233、およびトラン
ジスタ234,235を備える。トランジスタ234は、ソースに
相当する電流電極、ソースに相当する電流電極およびゲ
ートに相当する制御電極を有するPMOSより成る。同様に
トランジスタ235は、ソースに相当する電流電極、ソー
スに相当する電流電極およびゲートに相当する制御電極
を有するNMOSより成る。トランジスタ234のドレイン
は、たとえばVddである動作電位を受信するための電力
供給端子に結合される。トランジスタ234のソースはト
ランジスタ235のドレインに結合されノードDを形成す
る。トランジスタ235のソースは例えばVssまたあはグラ
ンドである電力供給電位を受信するため電力供給端子に
結合される。フィードバック回路23はノードDにおいて
ノードAに適切に結合され、データ格納装置13に結合さ
れる。

【００２９】マルチブロック・メモリの製品用途にあっ
ては、ブロック・デコードまたは制御信号SBLKがメモリ・
ブロック・アレイをオンおよびオフさせる(アレイ・ブロ
ックをイネーブルまたはディセーブルにする。)。ブロ
ック制御信号SBLK(ブロック・デコード信号ともいう。)
は、アレイおよび特定のブロックをアクティブ化し、デ
ータがセンス・アンプに入来することおよび出力データ・
バス上への処理を行うことを許可する。ブロック・デコ
ード信号SBLKは、アクティブ・ブロックに対するフィー
ドバック経路をオフにする。すなわち、出力バス17上の
データはアクティブ・ブロックのデータ格納装置には帰
還されないことを意味する。ブロック・デコード信号SBL
Kがインアクティブ・ブロックに対してフィードバック経
路25をオンさせると、ディセーブルされたまたは非選択
ブロックのデータ格納装置に、出力データ・バス17上に
生じるデータが予めロードされることを許容する。非選
択ブロックはメモリ・アレイからのデータ検出からディ
セーブルされるが、出力データ・バス17からのデータを
受信および格納することに対してはイネーブルにされ
る。

【００３０】図4は検出回路20を実現する回路形態を示
す。本発明の好適実施例にあっては、センス・アンプ21
は更にインバータ214およびトランジスタ215,216を備え
る。インバータ214は周知の手法で形成される入力端子
および出力端子を有する。トランジスタ215は、ソース
に相当する電流電極、ソースに相当する電流電極および
ゲートに相当する制御電極を有するPMOSより成る。同様
にトランジスタ216は、ソースに相当する電流電極、ソ
ースに相当する電流電極およびゲートに相当する制御電
極を有するNMOSより成る。トランジスタ212,213の場合
と同様に、トランジスタ215のドレインは、たとえばVdd
である動作電位を受信するための電力供給端子に結合さ
れる。トランジスタ215のソースはトランジスタ216のド
レインに結合され、ノードBにおいてデータ格納装置13
に結合される。トランジスタ216のソースは、たとえばV
ssまたはグランドである電力供給電位を受信するための
電力供給端子に結合される。負荷のバランスをとるため
ノードAから見て、負荷回路(図示せず)がノードBにおい
てデータ格納装置に結合されるようにすることも可能で
ある。

【００３１】トランジスタ212,213,215,216は、相補ビ
ット・ビット・ライン対BITおよびBITBからセンス・アンプ
21に到来するデータの極性に依存して、データ格納装置
13の対抗する各側を引き上げるまたは引き下げる。ビッ
ト・ラインBITおよびBITBの両者がハイにつられていると
き、センス・アンプはインアクティブまたはオフであ
る。メモリ・アレイ中のアドレス指定されたメモリ・セル
からのデータが論理ゼロである場合、ビット・ラインBIT
は論理ハイから論理ローへ降下する。ビット・ラインBIT
のこの降下は、トランジスタ212をオンさせ、データ格
納装置13のノードAをハイにする(ドライブする)。ビッ
ト・ラインBITの論理ゼロへの降下は、インバータ214に
より反転させられてハイになり、トランジスタ216をオ
ンさせ、データ格納装置13のノードBをローにする。相
補ビット・ラインBITBはハイになっており、このためト
ランジスタ213,215はオフのままである。このことは、
トランジスタ213もトランジスタ215もデータ格納装置の
ノードAおよびノードBをドライブしないことを意味す
る。一方、メモリ・アレイ中のアドレス指定されたメモ
リ・セルから到来するデータが論理1である場合、相補ビ
ット・ラインBITBが論理ハイから論理ローに降下し、ト
ランジスタ213,215をオンさせ、データ格納装置13のノ
ードAおよびノードBの両側を引き下げおよび引き上げ
る。このようなトランジスタ212,213,215,216の配置構
成により、対称的なプッシュ・プル(symmetrical push-p
ull)を適切に提供することが可能になり、特に入力で論
理ハイを検出した場合にセンス・アンプ21のタイミング
特性を向上させることが可能になる。

【００３２】本発明の実施例にあっては、フィードバッ
ク回路は、NORゲート231,232、NANDゲート237、および
トランジスタ234,235,236を備える。好適実施例にあっ
ては、NANDゲート237がインバータ233(図2)の代わりに
使用されている。NANDゲート237は、NORゲート231の出
力端子に結合された入力端子と、信号OUTENを受信する
ために結合された他の入力端子とを有する。NANDゲート
237は更にトランジスタ234のゲートに結合された出力端
子を有する。トランジスタ236は、ドレインに相当する
電流電極、ソースに相当する電流電極およびゲートに相
当する制御電極を有するNMOSトランジスタより成る。ト
ランジスタ236は、トランジスタ235のソースおよび電力
供給端子間に結合される。特に、トランジスタ236のド
レインはトランジスタ235のソースに結合され、トラン
ジスタ236のソースは例えばVssまたはグランドである動
作電位を受信するための電力供給端子に結合される。ト
ランジスタ236のゲートはイネーブル信号OUTENを受信す
るよう結合される。以下の動作説明に関し、イネーブル
信号OUTENは論理ハイであると仮定する。

【００３３】マルチブロック・メモリ構造におけるアク
ティブまたは選択されたブロックにあっては、ブロック
制御信号SBLKがハイであり、NORゲート231の出力をロー
にする。NORゲート231の出力がローであると、NANDゲー
ト237の出力は論理ハイになる。NANDゲート237の出力が
論理ハイであると、トランジスタ234をオフに維持する
ことになる。ブロック信号SBLKがハイであると、NORゲ
ート232の出力もローにさせ、トランジスタ235をオフに
維持する。このようにアクティブ・ブロックではフィー
ドバック回路23がディセーブルされる。ノードAはフィ
ードバック経路25から適切に分離され(tristate)、ノー
ドAおよびBがセンス・アンプ21およびデータ格納装置13
によりドライブされている間はフィードバック回路23が
ディセーブルにされるようにする。

【００３４】メモリ装置からのデータがメモリの異なる
ブロックから供給され検出された場合は、本発明によれ
ば、出力データ・バスからのデータがインアクティブの
データ格納装置13内に伝送されることを要する。この場
合、インアクティブの格納装置13が、次のクロック・サ
イクルでアクティブになる場合、新規データがバス上の
データと同一であるか否かを検出する前にそのデータを
出力データ・バス17に供給する。インアクティブな格納
装置13に出力データ・バス17からの有効データをロード
することによって、無効データ遷移またはグリッチ(1-0
-1または0-1-0)を防止することが可能になる。

【００３５】インアクティブ・ブロックにおいて、相補
ビット・ラインBITおよびBITBは共にハイであり、センス
・アンプ21によるデータ格納装置13への書き込みデータ
は生じない。さらに、インアクティブ・ブロックにあっ
ては、ブロック制御信号SBLKがローである。出力データ
・バス17からのフィードバック信号DATAもローである場
合、NORゲート231の出力はハイになる。NORゲート231の
出力が論理ハイであると、NORゲート232の出力をローに
維持し、トランジスタ235をオフに維持する。NORゲート
231の出力が論理ハイであると、フィードバック・イネー
ブル信号OUTENがハイであるとき、NANDゲート237の出力
はローになる。NANDゲート237の出力が論理ローである
と、トランジスタ234はオンになり、ノードAの電位を引
き上げ、出力データ・バス17からのデータをデータ格納
装置13に書き込む。

【００３６】フィードバック・データ信号DATAがハイで
ある場合、NORゲート231の出力はローになる。NORゲー
ト231の出力が論理ローであると、ブロック制御信号SBL
Kが論理ローであるとき、NORゲート232の出力はハイに
なる。NORゲート232の出力がハイになると、トランジス
タ235をオンさせる。フィードバック・イネーブル信号に
起因して、トランジスタ236もオンになる。トランジス
タ235,236がオンになるとノードAをローにし、出力デー
タ・バス17からのデータをデータ格納装置13に書き込
む。

【００３７】メモリ全体がディセーブルされ又はその製
品のバイト・アクセス性に起因して、センス・アンプ21お
よびデータ格納装置13が相補的にディセーブルされる場
合、フィードバック・イネーブル信号OUTENがローにな
る。フィードバック・イネーブル信号OUTENがローになる
と、NANDゲート237の出力はハイになり、トランジスタ2
34はオフになる。トランジスタ236のゲートにおいて、
フィードバック・イネーブル信号OUTENが論理ローである
ことに応答して、トランジスタ236はオフになり、デー
タ格納装置13がフィードバック経路25に代わってノード
Aをドライブする(tristate)。

【００３８】以上本発明により改善された検出回路およ
び方法が提供された。シングルおよびマルチブロック・
メモリ構造において、自制センス・アンプ21が相補ビッ
ト・ラインBITおよびBITBをトリガ・オフし、外部制御の
必要性を排除し、無効データが検出され出力データ・バ
ス17にドライブされることを防止する。検出回路および
方法は、マルチブロック・メモリ製品に対して、インア
クティブ・ブロックのデータ格納装置13出力データ・バス
17に生じる有効データを予めロードすることによって更
に改良される。このようにすることにより、インアクテ
ィブ・ブロックがアクティブ化された場合、新規データ
がバス上のデータと同一であることを確認する前に出力
データ・バス17にデータ伝送され、無効な遷移またはグ
リッチの発生を防止する。

【００３９】以上本発明を特定の実施例に関して説明し
たが、本発明がこれらに限定される主旨ではない。特
に、論理センス・アンプに関しては様々な実施形態が存
在する。例えば、無効データ遷移を防止するためのフィ
ードバックの手法は、アナログ・センス・アンプを利用し
て行うことも可能である。さらに、本発明は低電圧用途
で特に有利であるが、レール間ビット・ライン遷移を利
用する任意の製品に本発明を応用することも可能であ
る。

【図面の簡単な説明】

【図1】従来のビット・ライン検出手法によるブロック図
である。

【図2】本発明の一実施例による検出手法のブロック図
である。

【図3】本発明の実施例による検出手法を行う回路図で
ある。

【図4】本発明の実施例による検出処方を行う回路図で
ある。

【符号の説明】

10 検出回路 11 センス・アンプ 13 データ格納装置 131,132 インバータ 15 出力バッファ 151,152 NANDゲート 153,154,155,156 インバータ 157,158 トランジスタ 17 出力データ・バス 19 遅延回路 20 検出回路 21 センス・アンプ 212,213,215,216 トランジスタ 211,214 インバータ 23 フィードバック回路 231,232 NORゲート 233 インバータ 234,235,236 トランジスタ 237 NANDゲート 25 フィードバック経路 31 インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項1】 メモリ・アレイからのデータを検出し、検
   出したデータを出力データ・バス(17)に供給する検出回
   路(20)であって、当該検出回路は：前記メモリ・アレイ
   に結合されたセンス・アンプ(21)；前記センス・アンプ(2
   1)と前記出力データ・バス(17)の間に結合されたデータ
   格納装置(13)；および前記出力データ・バス(17)に結合
   された入力端子と、前記データ格納装置(13)に結合され
   た出力端子とを有するデータ・フィードバック回路(2
   3)；を備えることを特徴とする検出回路。
2. 【請求項2】 メモリ・アレイからのデータを検出する自
   制センス・アンプ(21)であって、当該自制センス・アンプ
   は：前記メモリ・アレイの相補ビット・ライン対(BIT,BIT
   B)の内の第1ビット・ライン(BIT)に結合された第1入力端
   子；前記相補ビット・ライン対(BIT,BITB)の内の第2ビッ
   ト・ライン(BITB)に結合された第2入力端子；および前記
   第1,第2入力端子と、前記自制センス・アンプの出力端子
   との間に結合され、前記第1入力端子および前記第2入力
   端子に生じるデータを検出する手段(211,212,213)；を
   備えることを特徴とする自制センス・アンプ。
3. 【請求項3】 メモリ・アレイを有する半導体装置の出力
   データ・バス(17)におけるデータ遷移を制御する方法で
   あって、当該方法は：前記メモリ・アレイのビット・ライ
   ン(BIT)に生じるデータを検出する段階；検出した前記
   データを前記出力データ・バス(17)に供給する段階；お
   よび検出した前記データが前記出力データ・バス(17)上
   に生じたことを示すフィードバック信号を、前記出力デ
   ータ・バス(17)に結合された前記メモリ・アレイ内のイン
   アクティブ・メモリ・ブロックに供給する段階；より成る
   ことを特徴とする方法。