JPH0831181A - ラッチ出力付メモリ - Google Patents
ラッチ出力付メモリInfo
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- JPH0831181A JPH0831181A JP5275930A JP27593093A JPH0831181A JP H0831181 A JPH0831181 A JP H0831181A JP 5275930 A JP5275930 A JP 5275930A JP 27593093 A JP27593093 A JP 27593093A JP H0831181 A JPH0831181 A JP H0831181A
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
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- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭのアクセス時間の改善を提供し、また
ＲＡＭの出力ホールド時間の改善を提供する。 【構成】 現在利用可能なＲＡＭの多くの形式では、Ｒ
ＡＭに印加したアドレスが変化するとＲＡＭの出力線上
のデータが変化する（または少なくとも有効性が保証さ
れ無くなる）可能性がある。本発明はこのようなアドレ
ス変化が発生した後でもデータの有効性を保持するもの
である。 本発明の１つの態様において、ランダムアク
セスメモリ（ＲＡＭ）は出力にデータを供給する。ＲＡ
Ｍが新しいデータを提供しこれによりラッチを上書きす
るまでラッチは出力にデータを保持する。
ＲＡＭの出力ホールド時間の改善を提供する。 【構成】 現在利用可能なＲＡＭの多くの形式では、Ｒ
ＡＭに印加したアドレスが変化するとＲＡＭの出力線上
のデータが変化する（または少なくとも有効性が保証さ
れ無くなる）可能性がある。本発明はこのようなアドレ
ス変化が発生した後でもデータの有効性を保持するもの
である。 本発明の１つの態様において、ランダムアク
セスメモリ（ＲＡＭ）は出力にデータを供給する。ＲＡ
Ｍが新しいデータを提供しこれによりラッチを上書きす
るまでラッチは出力にデータを保持する。
Description
【０００１】
【産業上の利用分野】本発明はランダムアクセスメモリ
の出力をラッチすることに関する。
の出力をラッチすることに関する。
【０００２】
（個々のメモリセル）図１ではメモリセルを図示してい
る。セル内にデータ信号を保存するには、第１にＳＥＬ
ＥＣＴおよびＷＲＩＴＥ線の両方を高値に引き上げる。
これによってＡＮＤゲート３および６でデータ信号がラ
ッチ９に到達できるようになる。
る。セル内にデータ信号を保存するには、第１にＳＥＬ
ＥＣＴおよびＷＲＩＴＥ線の両方を高値に引き上げる。
これによってＡＮＤゲート３および６でデータ信号がラ
ッチ９に到達できるようになる。
【０００３】データ信号が１の場合に得られるラッチの
状態を図２に図示した。Ｓ入力が１をまたＲ入力が０を
受信する。これらの入力から、フリップフロップ回路が
「セット」された状態に移行することになり、出力Ｘは
１を生成し、またバーＸは０を生成する。出力Ｘは保存
した値と見なされ、また出力バーＸが無視される。これ
で「セット」状態が１を保存したことになる。
状態を図２に図示した。Ｓ入力が１をまたＲ入力が０を
受信する。これらの入力から、フリップフロップ回路が
「セット」された状態に移行することになり、出力Ｘは
１を生成し、またバーＸは０を生成する。出力Ｘは保存
した値と見なされ、また出力バーＸが無視される。これ
で「セット」状態が１を保存したことになる。
【０００４】逆に、データ信号が０の場合に得られるフ
リップフロップの状態を図３に図示した。Ｓ入力は０を
受信しまたＲ入力は１を受信する。これらの入力から、
ラッチは「リセット」された状態に移行し、出力Ｘが０
を生成し、またバーＸが１を生成することになる。「リ
セット」状態は（出力Ｘで）０を保存したことになる。
リップフロップの状態を図３に図示した。Ｓ入力は０を
受信しまたＲ入力は１を受信する。これらの入力から、
ラッチは「リセット」された状態に移行し、出力Ｘが０
を生成し、またバーＸが１を生成することになる。「リ
セット」状態は（出力Ｘで）０を保存したことになる。
【０００５】図１の選択線も保存データが（ラッチ９の
出力Ｘで）ＯＵＴＰＵＴに現れるかを制御する。つま
り、選択線が０の場合、ＡＮＤゲート１２は出力ＸがＯ
ＵＴＰＵＴに現れるのを阻止する。逆に、選択線が１の
場合には、ＡＮＤゲートは出力ＸからＯＵＴＰＵＴへデ
ータを転送する。
出力Ｘで）ＯＵＴＰＵＴに現れるかを制御する。つま
り、選択線が０の場合、ＡＮＤゲート１２は出力ＸがＯ
ＵＴＰＵＴに現れるのを阻止する。逆に、選択線が１の
場合には、ＡＮＤゲートは出力ＸからＯＵＴＰＵＴへデ
ータを転送する。
【０００６】（個々のセルの集合）図１のメモリセルは
図面の下部に示した番号１４で表わしてある。このよう
な個々のセル１４の集合体は図４に図示したようなラン
ダムアクセスメモリ（ＲＡＭ）を構成することが出来
る。ＲＡＭは１６対１の形式である。つまり１６個のセ
ルを含み、そのそれぞれが１ビットを１ビットを保存す
る。セルは４行４列に配置される。
図面の下部に示した番号１４で表わしてある。このよう
な個々のセル１４の集合体は図４に図示したようなラン
ダムアクセスメモリ（ＲＡＭ）を構成することが出来
る。ＲＡＭは１６対１の形式である。つまり１６個のセ
ルを含み、そのそれぞれが１ビットを１ビットを保存す
る。セルは４行４列に配置される。
【０００７】（行復号回路）ＲＡＭから１ビットを取り
出すには、行復号回路１５に線１８の２ビット・アドレ
スワードを与え、アドレスワードで示されたセルの行を
選択させる。たとえば、アドレスワードＡ１Ａ０が００
に等しいなら、復号回路は選択線００を高値にする（個
々のセルでの選択線の作用については図１を参照して前
述したとおりである）。選択線００が高値になると、行
００にある全てのセルがその内容をそれぞれのＯＵＴＰ
ＵＴ線２４〜２７に供給する。
出すには、行復号回路１５に線１８の２ビット・アドレ
スワードを与え、アドレスワードで示されたセルの行を
選択させる。たとえば、アドレスワードＡ１Ａ０が００
に等しいなら、復号回路は選択線００を高値にする（個
々のセルでの選択線の作用については図１を参照して前
述したとおりである）。選択線００が高値になると、行
００にある全てのセルがその内容をそれぞれのＯＵＴＰ
ＵＴ線２４〜２７に供給する。
【０００８】同様に、アドレスワード０１の場合には復
号回路が選択線０１を有効にする。これで行０１にある
全てのセルがそれぞれの出力線２４〜２７へその内容を
出力するようになる。選択線１０および１１も同様な方
法で有効にする。
号回路が選択線０１を有効にする。これで行０１にある
全てのセルがそれぞれの出力線２４〜２７へその内容を
出力するようになる。選択線１０および１１も同様な方
法で有効にする。
【０００９】（行を選択した後の列の選択）セルの１行
が有効になると、４本の出力線２４〜２７のうちの１本
を選択する必要がある。この選択は列復号回路２１が行
なう。列復号回路はＡＮＤゲート３０Ａ〜３０Ｄを用い
て出力信号の１つを選択し、それ以外を抑圧する。たと
えば、図５に図示したように、列復号回路２１へのアド
レス入力が１１の場合には列１１が選択され、陰影をつ
けて示してあるセルの出力が破線の経路３６で示すよう
にＯＵＴＰＵＴへ供給される。
が有効になると、４本の出力線２４〜２７のうちの１本
を選択する必要がある。この選択は列復号回路２１が行
なう。列復号回路はＡＮＤゲート３０Ａ〜３０Ｄを用い
て出力信号の１つを選択し、それ以外を抑圧する。たと
えば、図５に図示したように、列復号回路２１へのアド
レス入力が１１の場合には列１１が選択され、陰影をつ
けて示してあるセルの出力が破線の経路３６で示すよう
にＯＵＴＰＵＴへ供給される。
【００１０】（復号回路の１形式）図６は復号回路の１
形式がどのように動作するかを示している。アドレス入
力Ａ１Ａ０が００の場合、（１つの例外を除き）全ての
ＡＮＤゲートは少なくとも１つの０を受信し、その結果
出力には０を生成する。例外はＡＮＤゲート３９で、イ
ンバータ４１のために２つの１を受信する。つまりＡＮ
Ｄゲート３９だけが出力に１を生成する。
形式がどのように動作するかを示している。アドレス入
力Ａ１Ａ０が００の場合、（１つの例外を除き）全ての
ＡＮＤゲートは少なくとも１つの０を受信し、その結果
出力には０を生成する。例外はＡＮＤゲート３９で、イ
ンバータ４１のために２つの１を受信する。つまりＡＮ
Ｄゲート３９だけが出力に１を生成する。
【００１１】この出力が選択線００に接続している場
合、行００の全てのセルが選択される。同様に、復号回
路へのアドレス入力が０１の場合、ＡＮＤゲート４２だ
けが２つの１を受信し、これが単独で１を出力として選
択線０１に生成する。選択線１０および１１も同様な方
法で作動する。
合、行００の全てのセルが選択される。同様に、復号回
路へのアドレス入力が０１の場合、ＡＮＤゲート４２だ
けが２つの１を受信し、これが単独で１を出力として選
択線０１に生成する。選択線１０および１１も同様な方
法で作動する。
【００１２】（欠点）この特定形式のセル選択は高速動
作を所望する場合に２つの欠点を有している。第１に、
行復号回路２１（図４の破線ブロック内に含まれる）が
セルからＯＵＴＰＵＴへ向かうデータを遅延させること
である。つまりセルを出たデータはＡＮＤゲート３０Ａ
〜３０ＤとＯＲゲート３３を通過しなければならない。
これらのゲートがデータを遅延させているのである。
作を所望する場合に２つの欠点を有している。第１に、
行復号回路２１（図４の破線ブロック内に含まれる）が
セルからＯＵＴＰＵＴへ向かうデータを遅延させること
である。つまりセルを出たデータはＡＮＤゲート３０Ａ
〜３０ＤとＯＲゲート３３を通過しなければならない。
これらのゲートがデータを遅延させているのである。
【００１３】第２の欠点は、図４の復号回路に新しいア
ドレスを印加した際に、ＯＲゲート３３のＯＵＴＰＵＴ
に存在するデータが直前に選択されたセルつまり図５で
陰影を付けたセルに含まれるデータを表わすという確実
性が無くなる点である。つまり、復号回路２１が新しい
アドレスを受信すると、４本の出力線のうちの１本を作
動させ、その直後にこれによって出力線２４〜２７のう
ちの一本を選択する。ＯＲゲート３３で生成されるＯＵ
ＴＰＵＴデータはすでに有効ではない。
ドレスを印加した際に、ＯＲゲート３３のＯＵＴＰＵＴ
に存在するデータが直前に選択されたセルつまり図５で
陰影を付けたセルに含まれるデータを表わすという確実
性が無くなる点である。つまり、復号回路２１が新しい
アドレスを受信すると、４本の出力線のうちの１本を作
動させ、その直後にこれによって出力線２４〜２７のう
ちの一本を選択する。ＯＲゲート３３で生成されるＯＵ
ＴＰＵＴデータはすでに有効ではない。
【００１４】要するに、２つの欠点は、（１）比較的ア
クセス時間が長いこと（データが列復号回路を経由しな
ければならないため）と、（２）出力ホールド時間が短
い（列復号回路に新しいアドレスが印加されるとすぐに
データが破壊される）ことである。
クセス時間が長いこと（データが列復号回路を経由しな
ければならないため）と、（２）出力ホールド時間が短
い（列復号回路に新しいアドレスが印加されるとすぐに
データが破壊される）ことである。
【００１５】
【発明が解決しようとする課題】本発明の目的はＲＡＭ
のアクセス時間の改善を提供することである。
のアクセス時間の改善を提供することである。
【００１６】本発明のさらなる目的はＲＡＭの出力ホー
ルド時間の改善を提供することである。
ルド時間の改善を提供することである。
【００１７】
【課題を解決するための手段】本発明の１つの態様にお
いて、ランダムアクセスメモリ（ＲＡＭ）は出力にデー
タを供給する。ＲＡＭが新しいデータを提供しこれによ
りラッチを上書きするまでラッチは出力にデータを保持
する。
いて、ランダムアクセスメモリ（ＲＡＭ）は出力にデー
タを供給する。ＲＡＭが新しいデータを提供しこれによ
りラッチを上書きするまでラッチは出力にデータを保持
する。
【００１８】
（発明の単純な態様）（背景：差動メモリセル） 簡略化のために本発明の背景として「シングルエンド」
型メモリセルを説明する。これらのメモリセルのそれぞ
れは単一の出力を有している。本発明では異なるメモリ
セルつまり作動出力を有するセルを使用する。このよう
なセルを図７に図示した。
型メモリセルを説明する。これらのメモリセルのそれぞ
れは単一の出力を有している。本発明では異なるメモリ
セルつまり作動出力を有するセルを使用する。このよう
なセルを図７に図示した。
【００１９】データは線ＢとバーＢに供給される。２個
のインバータＩがフリップフロップとして動作しデータ
を保存する。たとえば、インバータは図８に図示したよ
うな低値および高値の設定とする。図示したように線Ｗ
Ｌが高値になると、ＦＥＴは閉じたスイッチとして動作
する。（閉じるのを示すため、ＦＥＴは影で図示してあ
り、実線の棒をソース−ドレイン間に描いてある。）
のインバータＩがフリップフロップとして動作しデータ
を保存する。たとえば、インバータは図８に図示したよ
うな低値および高値の設定とする。図示したように線Ｗ
Ｌが高値になると、ＦＥＴは閉じたスイッチとして動作
する。（閉じるのを示すため、ＦＥＴは影で図示してあ
り、実線の棒をソース−ドレイン間に描いてある。）
【００２０】ここで低値信号は線バーＢを低値にするが
線Ｂは高値のままとなる（抵抗Ｒ２とＦＥＴ２のチャネ
ルが分圧回路として機能するので、線バーＢはインバー
タの生成する低値信号の実際の電圧に到達しない。実際
には、線バーＢはたとえば４ボルトの値をとり、また線
Ｂは５ボルトになることがある。一方の線が他方に対し
て相対的に低値である）。電圧の差（すなわち４対５ボ
ルト）が図１０以降で後述する差分信号ＤおよびバーＤ
を提供する。
線Ｂは高値のままとなる（抵抗Ｒ２とＦＥＴ２のチャネ
ルが分圧回路として機能するので、線バーＢはインバー
タの生成する低値信号の実際の電圧に到達しない。実際
には、線バーＢはたとえば４ボルトの値をとり、また線
Ｂは５ボルトになることがある。一方の線が他方に対し
て相対的に低値である）。電圧の差（すなわち４対５ボ
ルト）が図１０以降で後述する差分信号ＤおよびバーＤ
を提供する。
【００２１】（本発明）図７に図示した形式の複数の作
動セルを図９に図示した。セルの読み出しには、たとえ
ばＣＥＬＬ＿１などのセル１のデータを線Ｄおよびバー
Ｄに接続する選択線を作動させる。データは差分信号で
ある。
動セルを図９に図示した。セルの読み出しには、たとえ
ばＣＥＬＬ＿１などのセル１のデータを線Ｄおよびバー
Ｄに接続する選択線を作動させる。データは差分信号で
ある。
【００２２】図１０では４個のメモリセルすなわちＣＥ
ＬＬ＿０からＣＥＬＬ＿３を示す。セルは以下の表１に
掲げる規則にしたがって出力信号を生成する。
ＬＬ＿０からＣＥＬＬ＿３を示す。セルは以下の表１に
掲げる規則にしたがって出力信号を生成する。
【００２３】
【表１】 セルの選択状態 データ内容 出力Ｄ 出力バーＤ 選択されている １ ＨＩ ＬＯ ０ ＬＯ ＨＩ 選択されていない １ ＨＩ ＨＩ ０ ＨＩ ＨＩ
【００２４】つまり、セルが選択されると、１が保存さ
れていればＤは高値（ＨＩ）になり、０が保存されてい
ればＤは低値（ＬＯ）になる。バーＤはＤの反転であ
る。セルが選択されていない場合には、保存データに関
係なくＤとバーＤの両方が高値になる。
れていればＤは高値（ＨＩ）になり、０が保存されてい
ればＤは低値（ＬＯ）になる。バーＤはＤの反転であ
る。セルが選択されていない場合には、保存データに関
係なくＤとバーＤの両方が高値になる。
【００２５】（信号ＤとバーＤは論理信号の高値と低値
で定義される最大電圧にはおそらく到達しないであろう
ことに読者は留意されたい）。
で定義される最大電圧にはおそらく到達しないであろう
ことに読者は留意されたい）。
【００２６】センス増幅器４４および４６は表２にした
がって出力を生成する。
がって出力を生成する。
【００２７】
【表２】 増幅器対の選択状態 Ｄ バーＤ Ｓ０ Ｓ１ 選択されている ＨＩ ＬＯ ＨＩ ＬＯ 選択されている ＬＯ ＨＩ ＬＯ ＨＩ 選択されている ＨＩ ＨＩ ＨＩ ＨＩ 選択されている ＬＯ ＬＯ 不適 不適 選択されていない 不定 不定 ＨＩ ＨＩ
【００２８】つまり、増幅器の対が選択されていると、
信号Ｓ０はＤと同じまたＳ１はこれに対向する。しかし
メモリセルが選択されていない場合に（表１参照）発生
するようにＤおよびバーＤが双方とも高値の場合には、
Ｓ０とＳ１両方とも高値になる。同様に、増幅器の対が
選択されていない場合にはＳ０とＳ１が両方とも高値で
ある。
信号Ｓ０はＤと同じまたＳ１はこれに対向する。しかし
メモリセルが選択されていない場合に（表１参照）発生
するようにＤおよびバーＤが双方とも高値の場合には、
Ｓ０とＳ１両方とも高値になる。同様に、増幅器の対が
選択されていない場合にはＳ０とＳ１が両方とも高値で
ある。
【００２９】センス増幅器４４および４６は差動増幅器
である。一般に、差動増幅器は入力が両方とも高値の場
合に必ずしも高値出力を生成しないが、従来技術におい
てこれが出来るような差動増幅器を製作する方法が公知
であり、またセンス増幅器４４および４６は表２に掲げ
た特性で示すようにこのような増幅器となっている。
である。一般に、差動増幅器は入力が両方とも高値の場
合に必ずしも高値出力を生成しないが、従来技術におい
てこれが出来るような差動増幅器を製作する方法が公知
であり、またセンス増幅器４４および４６は表２に掲げ
た特性で示すようにこのような増幅器となっている。
【００３０】（セルの選択）記号ＳＥＬＥＣＴで示すよ
うに復号回路（図示していない）が図１０のＣＥＬＬ＿
２を選択しまたＣＥＬＬ＿２が１を保存していると仮定
する（この時点で増幅器４４および４６に印加されてい
るディスエーブルおよびイネーブル信号を無視する）。
その他のセルは選択されていない。ＣＥＬＬ＿２はデー
タ信号の対Ｄ・バーＤを生成し、これは（１が保存され
ているので）１０に等しい。この状態を図１１に図示し
てある。
うに復号回路（図示していない）が図１０のＣＥＬＬ＿
２を選択しまたＣＥＬＬ＿２が１を保存していると仮定
する（この時点で増幅器４４および４６に印加されてい
るディスエーブルおよびイネーブル信号を無視する）。
その他のセルは選択されていない。ＣＥＬＬ＿２はデー
タ信号の対Ｄ・バーＤを生成し、これは（１が保存され
ているので）１０に等しい。この状態を図１１に図示し
てある。
【００３１】図１１では、センス増幅器４４が高値信号
を生成し、センス増幅器４６が低値信号を生成してい
る。３状態駆動回路は次の条件におかれている。Ｐ−Ｆ
ＥＴ（Ｐチャネル電界効果型トランジスタ）はオフ、Ｎ
−ＦＥＴ（Ｎチャネル電界効果型トランジスタ）はオン
である。出力は低値である。つまり、図１０のＣＥＬＬ
＿２に保存してある１は共通出力線に０を生成する（共
通出力線に対すして存在し得るほかのセルからの影響に
ついては後述する）。保存データは供給されているが反
転されてはいない。
を生成し、センス増幅器４６が低値信号を生成してい
る。３状態駆動回路は次の条件におかれている。Ｐ−Ｆ
ＥＴ（Ｐチャネル電界効果型トランジスタ）はオフ、Ｎ
−ＦＥＴ（Ｎチャネル電界効果型トランジスタ）はオン
である。出力は低値である。つまり、図１０のＣＥＬＬ
＿２に保存してある１は共通出力線に０を生成する（共
通出力線に対すして存在し得るほかのセルからの影響に
ついては後述する）。保存データは供給されているが反
転されてはいない。
【００３２】ＣＥＬＬ＿２が１ではなく０を保存してい
るとここで仮定する。データ信号Ｄ・バーＤは０１に等
しく、その状態は図１２に図示してある。センス増幅器
４４は低値信号を生成し、またセンス増幅器４６は高値
信号を生成する。Ｐ−ＦＥＴはオン、またＮ−ＦＥＴは
オフである。ＯＵＴＰＵＴは高値である。つまり保存さ
れている０が高値出力を生成する。さらに、保存データ
は反転されている。
るとここで仮定する。データ信号Ｄ・バーＤは０１に等
しく、その状態は図１２に図示してある。センス増幅器
４４は低値信号を生成し、またセンス増幅器４６は高値
信号を生成する。Ｐ−ＦＥＴはオン、またＮ−ＦＥＴは
オフである。ＯＵＴＰＵＴは高値である。つまり保存さ
れている０が高値出力を生成する。さらに、保存データ
は反転されている。
【００３３】ＣＥＬＬ＿２は図１０で選択されている唯
一のセルである。その他のセルは選択されていないの
で、表１に示すようにデータ出力Ｄ・バーＤに１１を生
成する。セルは全て同じ条件におかれており、これを図
１３に示してある。ＤおよびバーＤの「１１」信号でセ
ンス増幅器４４と４６の両方が高値信号を生成する。イ
ンバータ５０は高値信号の一方を反転する。Ｐ−ＦＥＴ
とＮ−ＦＥＴの両方が図示したようにオフになる。
一のセルである。その他のセルは選択されていないの
で、表１に示すようにデータ出力Ｄ・バーＤに１１を生
成する。セルは全て同じ条件におかれており、これを図
１３に示してある。ＤおよびバーＤの「１１」信号でセ
ンス増幅器４４と４６の両方が高値信号を生成する。イ
ンバータ５０は高値信号の一方を反転する。Ｐ−ＦＥＴ
とＮ−ＦＥＴの両方が図示したようにオフになる。
【００３４】よって、図１０について要約すると、状態
は次のとおりである。全ての３状態駆動回路内のＦＥＴ
（ＣＥＬＬ＿２の駆動する駆動回路を除く）は図示した
ようにオフである。この「オフ」の駆動回路は３状態条
件にある。これらの駆動回路内の「オフ」のＦＥＴは非
常に大きな抵抗として機能し、共通出力線に信号を印加
しない。残りの３状態駆動回路、つまりＣＥＬＬ＿２の
駆動する駆動回路は信号を共通出力線に印加する。この
信号はＣＥＬＬ＿２に保存されているデータの反転であ
る。
は次のとおりである。全ての３状態駆動回路内のＦＥＴ
（ＣＥＬＬ＿２の駆動する駆動回路を除く）は図示した
ようにオフである。この「オフ」の駆動回路は３状態条
件にある。これらの駆動回路内の「オフ」のＦＥＴは非
常に大きな抵抗として機能し、共通出力線に信号を印加
しない。残りの３状態駆動回路、つまりＣＥＬＬ＿２の
駆動する駆動回路は信号を共通出力線に印加する。この
信号はＣＥＬＬ＿２に保存されているデータの反転であ
る。
【００３５】（出力ラッチ）ラッチが共通出力線に接続
してある。ラッチは２個の交差結線インバータで構成す
る。１つのインバータは「弱」と印が付けてある。
「弱」というのはインバータが共通出力線に印加される
充分に大きな信号で上書きできることを表わす。「弱」
インバータを作成する１つの方法は「強」インバータよ
り小さな利得をこれに持たせることである。「弱」イン
バータは従来技術で公知である。
してある。ラッチは２個の交差結線インバータで構成す
る。１つのインバータは「弱」と印が付けてある。
「弱」というのはインバータが共通出力線に印加される
充分に大きな信号で上書きできることを表わす。「弱」
インバータを作成する１つの方法は「強」インバータよ
り小さな利得をこれに持たせることである。「弱」イン
バータは従来技術で公知である。
【００３６】「交差結線」の定義の１つは、「強」イン
バータの出力が「弱」インバータの入力に接続してあ
り、「弱」インバータの出力は「強」インバータの入力
に結線してあることである。
バータの出力が「弱」インバータの入力に接続してあ
り、「弱」インバータの出力は「強」インバータの入力
に結線してあることである。
【００３７】（ラッチの動作）たとえば、上述の実施例
についてさらに続けると、ＣＥＬＬ＿２の３状態駆動回
路が共通出力線に１を印加しようとしていると仮定す
る。他の全ての３状態駆動回路は３状態条件下にあり、
共通出力線へ信号を印加しない。
についてさらに続けると、ＣＥＬＬ＿２の３状態駆動回
路が共通出力線に１を印加しようとしていると仮定す
る。他の全ての３状態駆動回路は３状態条件下にあり、
共通出力線へ信号を印加しない。
【００３８】ここで復号回路が作動セルを作動させると
仮定する。ＣＥＬＬ＿２は非選択状態になり、Ｄ・バー
Ｄのデータ出力１１を生成する（表１参照）。これらの
出力によりセンス増幅器はＳ０＝１、Ｓ１＝１の信号を
生成する（表２および図１３参照）。Ｓ１はインバータ
５０で反転される。ここで、図１０および図１３に図示
したように３状態駆動回路内の両方のＦＥＴがオフにな
る。しかしこのオフへの遷移はラッチに影響を与えな
い。ラッチは共通出力線上に提示したデータをまだ保持
している。
仮定する。ＣＥＬＬ＿２は非選択状態になり、Ｄ・バー
Ｄのデータ出力１１を生成する（表１参照）。これらの
出力によりセンス増幅器はＳ０＝１、Ｓ１＝１の信号を
生成する（表２および図１３参照）。Ｓ１はインバータ
５０で反転される。ここで、図１０および図１３に図示
したように３状態駆動回路内の両方のＦＥＴがオフにな
る。しかしこのオフへの遷移はラッチに影響を与えな
い。ラッチは共通出力線上に提示したデータをまだ保持
している。
【００３９】新しいセルが、これのセンス増幅器と付随
する３状態駆動回路と協働して新しいデータビットを共
通出力線に印加する。この新しいデータビットが１であ
れば何も変更はない。ラッチは現在保持している１を保
持する。逆に新しいデータビットが０の場合にはラッチ
が反転動作して０を保存する。
する３状態駆動回路と協働して新しいデータビットを共
通出力線に印加する。この新しいデータビットが１であ
れば何も変更はない。ラッチは現在保持している１を保
持する。逆に新しいデータビットが０の場合にはラッチ
が反転動作して０を保存する。
【００４０】反転動作は「弱」インバータにより行な
え、新しく共通出力線に提示された信号で上書きするこ
とが出来る。上書きの具体的な例として、共通出力線が
所定の低電圧たとえば０．５ボルトまで引き下げられる
までラッチは保存している１を保持する。逆に、ラッチ
が０を保持している場合には、共通出力線が所定の高電
圧たとえば４．５ボルトまでまたはたとえば共通出力線
上に想定される最大高値信号電圧の８０％まで引き上げ
られるまで、ラッチは保存した０を保持する。
え、新しく共通出力線に提示された信号で上書きするこ
とが出来る。上書きの具体的な例として、共通出力線が
所定の低電圧たとえば０．５ボルトまで引き下げられる
までラッチは保存している１を保持する。逆に、ラッチ
が０を保持している場合には、共通出力線が所定の高電
圧たとえば４．５ボルトまでまたはたとえば共通出力線
上に想定される最大高値信号電圧の８０％まで引き上げ
られるまで、ラッチは保存した０を保持する。
【００４１】（結論：本発明の単純な態様について）本
発明のこの態様において、「単一」セル（ＣＥＬＬ＿
２）が「単一」のセンス増幅器（すなわちＣＥＬＬ＿２
に付随するそれ）と共に選択されている。本発明の別の
態様では、複数セルを複数のセンス増幅器と共に選択す
ることを示す。しかし、データは選択されたセルに結合
している選択したセンス増幅器だけから供給される。
発明のこの態様において、「単一」セル（ＣＥＬＬ＿
２）が「単一」のセンス増幅器（すなわちＣＥＬＬ＿２
に付随するそれ）と共に選択されている。本発明の別の
態様では、複数セルを複数のセンス増幅器と共に選択す
ることを示す。しかし、データは選択されたセルに結合
している選択したセンス増幅器だけから供給される。
【００４２】（発明のより複雑な態様）図１４は１６個
のメモリセル１４を示す。太線で示したように復号回路
ＤＥＣＯＤＥＲ＿１が列１０を選択すると仮定する。こ
の列内のセル全てがそれぞれのＤおよびバーＤ線にデー
タを供給できる状態にある。
のメモリセル１４を示す。太線で示したように復号回路
ＤＥＣＯＤＥＲ＿１が列１０を選択すると仮定する。こ
の列内のセル全てがそれぞれのＤおよびバーＤ線にデー
タを供給できる状態にある。
【００４３】図１５では、復号回路ＤＥＣＯＤＥＲ＿２
が行０１内のセンス増幅器（ＳＥＮＳＥ ＡＭＰと記し
てある）全てを選択するものと仮定する（明確にするた
め図１５から幾つかの部材を省略してある）。しかし行
０１内のＳＥＮＳＥ ＡＭＰ全てが選択されていても、
そのうちの単一個だけが選択したセルに接続することに
なる。選択したセルは破線の枠内に含まれており、行０
１列１０に位置している。
が行０１内のセンス増幅器（ＳＥＮＳＥ ＡＭＰと記し
てある）全てを選択するものと仮定する（明確にするた
め図１５から幾つかの部材を省略してある）。しかし行
０１内のＳＥＮＳＥ ＡＭＰ全てが選択されていても、
そのうちの単一個だけが選択したセルに接続することに
なる。選択したセルは破線の枠内に含まれており、行０
１列１０に位置している。
【００４４】選択していないセルはＤ・バーＤ出力に
「１１」（表１参照）を生成する。これらのセルに付随
するセンス増幅器が付随する３状態駆動回路を３状態条
件におくことになる（表２参照）。残りのセンス増幅器
（図１５では全てを図示してはいない）もそれらに付随
する３状態駆動回路を３状態条件におく（表２参照）こ
とになる。
「１１」（表１参照）を生成する。これらのセルに付随
するセンス増幅器が付随する３状態駆動回路を３状態条
件におくことになる（表２参照）。残りのセンス増幅器
（図１５では全てを図示してはいない）もそれらに付随
する３状態駆動回路を３状態条件におく（表２参照）こ
とになる。
【００４５】繰り返しになるが、（選択したセルに接続
しているセンス増幅器を除き）全てのセンス増幅器は３
状態条件におかれるが、これには２つの異なる理由があ
る。つまり、２種類のＳＥＮＳＥ ＡＭＰ言い換えれば
選択した（すなわち図１４および図１５で行０１にある
もの）と選択されていないもの（すなわち図１４の行０
０、１０、１１にあるもの）の２種類が存在する。
しているセンス増幅器を除き）全てのセンス増幅器は３
状態条件におかれるが、これには２つの異なる理由があ
る。つまり、２種類のＳＥＮＳＥ ＡＭＰ言い換えれば
選択した（すなわち図１４および図１５で行０１にある
もの）と選択されていないもの（すなわち図１４の行０
０、１０、１１にあるもの）の２種類が存在する。
【００４６】「選択されていない」全ての増幅器は非選
択であるために付随する３状態駆動回路を３状態条件に
いれる（表２参照）。「選択されている」全ての増幅器
は１つを除き、選択していないセルからの「１１」信号
を受信するため、付随する３状態駆動回路を３状態条件
にいれる（表１および表２参照）。
択であるために付随する３状態駆動回路を３状態条件に
いれる（表２参照）。「選択されている」全ての増幅器
は１つを除き、選択していないセルからの「１１」信号
を受信するため、付随する３状態駆動回路を３状態条件
にいれる（表１および表２参照）。
【００４７】例外は図１５で破線の枠に囲まれている部
分で、選択したセンス増幅器に結合している選択したセ
ルである。このセンス増幅器は３状態駆動回路を３状態
条件に導入しない。そのかわり、３状態駆動回路が太線
６０で示したように共通出力線へ反転データ信号を印加
する。
分で、選択したセンス増幅器に結合している選択したセ
ルである。このセンス増幅器は３状態駆動回路を３状態
条件に導入しない。そのかわり、３状態駆動回路が太線
６０で示したように共通出力線へ反転データ信号を印加
する。
【００４８】強・弱のインバータを含むラッチは前述の
ように上書きされるまでデータを保持する。
ように上書きされるまでデータを保持する。
【００４９】（本発明のより一般的な態様）図１６はメ
モリブロックを示す。これにはそれぞれがセンス増幅器
と３状態駆動回路を有する複数のセルが含まれる。復号
回路は単一のセルとセンス増幅器の対を選択する。
モリブロックを示す。これにはそれぞれがセンス増幅器
と３状態駆動回路を有する複数のセルが含まれる。復号
回路は単一のセルとセンス増幅器の対を選択する。
【００５０】（発明の単純な態様）と題した部分で議論
したように、復号回路は付随するセンス増幅器とあわせ
て単一のセルを選択できる。これ以外にも、（発明のよ
り複雑な態様）と題した部分で議論したように、復号回
路は複数の付随するセンス増幅器とあわせて複数のセル
を選択することが出来る。
したように、復号回路は付随するセンス増幅器とあわせ
て単一のセルを選択できる。これ以外にも、（発明のよ
り複雑な態様）と題した部分で議論したように、復号回
路は複数の付随するセンス増幅器とあわせて複数のセル
を選択することが出来る。
【００５１】さらにこれ以外にも、復号回路は中間的な
セルとセンス増幅器の組み合わせを選択することが出来
る。たとえば、復号回路は複数のセルと単一のセンス増
幅器を選択することが可能である。さらに別の例とし
て、復号回路は単一のセルと複数のセンス増幅器を選択
できる。さらにこれ以外にも、それぞれのセルはセンス
増幅器を備えている必要がない。２つ（またはそれ以
上）のセルがマルチプレクシング（多重化）によりセン
ス増幅器を共有することが可能である。設計意図が異な
ればどのような方法をとるかが変わってくる。
セルとセンス増幅器の組み合わせを選択することが出来
る。たとえば、復号回路は複数のセルと単一のセンス増
幅器を選択することが可能である。さらに別の例とし
て、復号回路は単一のセルと複数のセンス増幅器を選択
できる。さらにこれ以外にも、それぞれのセルはセンス
増幅器を備えている必要がない。２つ（またはそれ以
上）のセルがマルチプレクシング（多重化）によりセン
ス増幅器を共有することが可能である。設計意図が異な
ればどのような方法をとるかが変わってくる。
【００５２】図１７はそれぞれが図１６に図示した形式
の複数ブロックを示す。上述の装置によりブロックの各
列の単一のセルがそのデータをそれぞれの出力ラッチに
印加できるようになり、出力０、出力１などが生成され
る。その他の全てのセルは図１６に図示したそれぞれの
３状態駆動回路を３状態条件に保持する。
の複数ブロックを示す。上述の装置によりブロックの各
列の単一のセルがそのデータをそれぞれの出力ラッチに
印加できるようになり、出力０、出力１などが生成され
る。その他の全てのセルは図１６に図示したそれぞれの
３状態駆動回路を３状態条件に保持する。
【００５３】（さらなる考察） １．図１１のセンス増幅器４４および４６はある意味で
レベルシフト回路として機能する。つまり、前述したよ
うに、ＤとバーＤの差分はおよそ１ボルト（すなわちＤ
は５ボルト、バーＤは４ボルト）でしかない。このよう
な条件下で、センス増幅器４４は差動増幅器として動作
して、図示したような最大論理高値信号を生成し、一方
センス増幅器４６も差動増幅器として機能して最大論理
低値信号を生成する。
レベルシフト回路として機能する。つまり、前述したよ
うに、ＤとバーＤの差分はおよそ１ボルト（すなわちＤ
は５ボルト、バーＤは４ボルト）でしかない。このよう
な条件下で、センス増幅器４４は差動増幅器として動作
して、図示したような最大論理高値信号を生成し、一方
センス増幅器４６も差動増幅器として機能して最大論理
低値信号を生成する。
【００５４】レベルシフトを行なう１つの理由は図１６
に図示したラッチ内の弱インバータに充分打ち勝つほど
大きな信号を生成することである。
に図示したラッチ内の弱インバータに充分打ち勝つほど
大きな信号を生成することである。
【００５５】また、前述のようにセンス増幅器は両方の
入力が高値の場合に高値出力を生成する。
入力が高値の場合に高値出力を生成する。
【００５６】２．発明者は３状態駆動回路が反転した態
様でセルのデータを供給する必要がないことを強調した
い。本発明において、ラッチはデータを再反転し正しい
データを提供している。本発明のその他の態様におい
て、非反転ラッチと組み合わせて非反転３状態駆動回路
を用いることも可能である。
様でセルのデータを供給する必要がないことを強調した
い。本発明において、ラッチはデータを再反転し正しい
データを提供している。本発明のその他の態様におい
て、非反転ラッチと組み合わせて非反転３状態駆動回路
を用いることも可能である。
【００５７】３．また請求の範囲ではセル内に保存して
あるデータの供給についても言及している。反転が矛盾
なく行なわれていれば実際にデータが供給されることか
ら、この術語がセルからの「反転した」データの供給を
含むものと考えられる。
あるデータの供給についても言及している。反転が矛盾
なく行なわれていれば実際にデータが供給されることか
ら、この術語がセルからの「反転した」データの供給を
含むものと考えられる。
【００５８】４．図９および図１１に図示したようなＤ
およびバーＤ出力は必ずしも４：５ボルトの電圧差の対
として動作するように規定されてはいない。たとえば、
データが図９のセルに書き込まれる場合、Ｄは最大論理
高値（または低値）になりバーＤはこれの対向つまり最
大論理低値（または高値）になる。
およびバーＤ出力は必ずしも４：５ボルトの電圧差の対
として動作するように規定されてはいない。たとえば、
データが図９のセルに書き込まれる場合、Ｄは最大論理
高値（または低値）になりバーＤはこれの対向つまり最
大論理低値（または高値）になる。
【００５９】
【発明の効果】本発明によれば、ＲＡＭのアクセス時間
の改善を提供し、またＲＡＭの出力ホールド時間の改善
を提供する。
の改善を提供し、またＲＡＭの出力ホールド時間の改善
を提供する。
【図１】ランダムアクセスメモリ（ＲＡＭ）において使
用されるメモリセルである。
用されるメモリセルである。
【図２】図１のＲＡＭのラッチの「セット」および「リ
セット」状態を示す。
セット」状態を示す。
【図３】図１のＲＡＭのラッチの「セット」および「リ
セット」状態を示す。
セット」状態を示す。
【図４】ＲＡＭを示す。
【図５】図４のＲＡＭ内の単一のセルの選択を示す。
【図６】復号回路を示す。
【図７】差動出力を生成するメモリセルを示す。
【図８】読み込み動作中の図７のセルを示す。
【図９】図７のセルを３個含むＲＡＭを示す。
【図１０】本発明の簡略化した態様を示す。
【図１１】図１０のセル、センス増幅器、および３状態
駆動回路の異なる動作条件を示す。
駆動回路の異なる動作条件を示す。
【図１２】図１０のセル、センス増幅器、および３状態
駆動回路の異なる動作条件を示す。
駆動回路の異なる動作条件を示す。
【図１３】図１０のセル、センス増幅器、および３状態
駆動回路の異なる動作条件を示す。
駆動回路の異なる動作条件を示す。
【図１４】本発明の別の態様を示す。
【図１５】図１４の単一のセルをどのように選択するか
を示す。
を示す。
【図１６】本発明の１つの態様を含むメモリのブロック
を示す。
を示す。
【図１７】図１６に図示した形式のそれぞれの複数ブロ
ックを示す。
ックを示す。
３ ＡＮＤゲート ６ ＡＮＤゲート ９ フリップフロップ １４ メモリセル １５ 行復号回路 ２１ 列復号回路 ３０ ＡＮＤゲート ３３ ＯＲゲート ３９ ＡＮＤゲート ４１ インバータ ４２ ＡＮＤゲート ４４ センス増幅器 ４６ センス増幅器 ５０ インバータ
Claims (1)
- 【請求項１】 複数のメモリセルを含みまた選択したセ
ルからデータを取り出してこれを出力線に提供するよう
なランダムアクセスメモリ（ＲＡＭ）において、 新しいデータで上書きされるまで前記出力線上にデータ
を保持するためのラッチを含むことを特徴とするラッチ
出力付メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US95897892A | 1992-10-09 | 1992-10-09 | |
| US958978 | 1992-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831181A true JPH0831181A (ja) | 1996-02-02 |
| JP3096381B2 JP3096381B2 (ja) | 2000-10-10 |
Family
ID=25501519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05275930A Expired - Lifetime JP3096381B2 (ja) | 1992-10-09 | 1993-10-08 | ラッチ出力付メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5526310A (ja) |
| JP (1) | JP3096381B2 (ja) |
| KR (1) | KR0147398B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656953A (en) * | 1995-05-31 | 1997-08-12 | Texas Instruments Incorporated | Low overhead memory designs for IC terminals |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146187A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | キヤッシュメモリ内蔵半導体記憶装置 |
| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| JPH04121893A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5119340A (en) * | 1990-09-26 | 1992-06-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having latched repeaters for memory row line selection |
-
1993
- 1993-10-08 KR KR1019930020867A patent/KR0147398B1/ko not_active IP Right Cessation
- 1993-10-08 JP JP05275930A patent/JP3096381B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-14 US US08/389,429 patent/US5526310A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187988A (ja) * | 1998-12-21 | 2000-07-04 | Motorola Inc | 検出回路および方法 |
| JP4574772B2 (ja) * | 1998-12-21 | 2010-11-04 | フリースケール セミコンダクター インコーポレイテッド | 検出回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010087A (ko) | 1994-05-24 |
| KR0147398B1 (ko) | 1998-12-01 |
| US5526310A (en) | 1996-06-11 |
| JP3096381B2 (ja) | 2000-10-10 |
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