KR0147398B1 - 랜덤 액세스 메모리 - Google Patents

Abstract

본 발명은 다수의 메모리 셀을 포함하는 랜덤 액세스 메모리에 관한 것이다. 각 메모리 셀은 선택 신호에 응답하여 판독되도록 선택되며 3상 장치를 구동하는 선택가능한 쌍의 감지 증폭기에 차동 출력 신호들을 제공한다. 3상 장치의 그룹은 선택된 메모리 셀로 부터의 출력 데이타를 나타내는 신호를 기억하는 래치가 접속되는 공통 출력선에 결합된다.

Description

랜덤 액세스 메모리

제1도는 RAM(Random Access Memory)에 사용되는 메모리 셀을 예시한 도면.

제2도 및 제3도는 제1도의 RAM 안의 래치의 셋(set) 및 리셋(reset) 상태를 예시한 도면.

제4도는 RAM을 예시한 설명도.

제5도는 제4도의 RAM안의 단일 셀의 선택을 예시한 설명도.

제6도는 디코더(decoder)를 예시한 설명도.

제6a도는 차동 출력(differential output)을 발생하는 메모리 셀을 예시한 설명도.

제6b도는 판독동작(read operation) 동안의 제6a도의 셀을 예시한 설명도.

제6c도는 제6a도의 3개 셀로 이루어진 RAM을 예시한 설명도.

제7도는 본 발명의 간단한 형태를 예시한 설명도.

제8도 내지 제10도는 제7도의 셀, 감지 증폭기 및, 3상 구동기의 다른 동작 상태를 예시한 설명도.

제11도는 본 발명의 다른 형태를 예시한 설명도.

제12도는 제11도의 단일 셀이 어떻게 선택 되는가를 예시한 설명도.

제13도는 본 발명의 일 형태를 포함하는 메모리 블럭을 예시한 설명도.

제14도는 제13도에 도시된 각각의 유형의 복수 블럭을 예시한 설명도.

* 도면의 주요부분에 대한 부호의 설명

9 : 래치 14 : 메모리 셀

15, 18, 21 : 디코더 41, 50 : 인버터

44, 46 : 감지 증폭기

본 발명은 랜덤 액세스 메모리(Random Access Memories)에 관한 것이다. RAM은 복수 메모리 셀을 이용하는 것이다.

제1도는 메모리 셀을 예시한 설명도이다. 셀에 데이타 신호를 기억시키기 위해서는 먼저 선택 라인 및 쓰기 라인(SELECT and WRITE lines)을 모두 하이(HIGH)로 하여, AND게이트(3, 6)가 데이타 신호를 래치(9)에 도달하게 한다.

제2도는 데이타 신호가 1(ONE)인 경우에 래치의 상태를 나타낸 도면이다. 즉, S-입력은 1을 수신하고 R-입력은 0(ZERO)을 수신한다. 상기 입력으로 플립-플롭(flip-flop)은 셋(set) 상태가 되며, 여기서 X-출력은 1을 발생하고 X/-출력은 0을 발생한다. (주어진 내역에서)X-출력은 기억값(stored value)으로 취해지고, X/-출력은 무시된다. 결과적으로, 셋 상태는 1을 기억한다.

반대로, 데이타 신호가 0일 경우, 플립-플롭의 결과 상태는 제3도에 도시된 바로서, S-입력은 0을 수신하고 R-입력은 1을 수신한다. 이들 입력을 사용하여, 래치는 리셋 상태가 되며, 여기서 X-출력은 0을 발생하고 X/-출력은 1을 발생한다. 리셋 상태는 0을 기억한다(출력 X에서).

제1도의 선택부는 또한 (래치(9)의 X-출력에서의)기억 데이타의 출력부에 도달여부를 제어한다. 즉, 선택라인이 0인 경우, AND게이트(12)는 X-출력에 데이타가 출력부에 도달하지 못하게 막는다. 반대로, 선택라인이 1일 경우, AND게이트는 X-출력으로부터의 데이타를 출력부에 전달한다.

제1도의 메모리 셀(14)은, 개별 셀(14)을 모아 제4도에 도시된 바와 같은 RAM을 형성할 수 있는 것이다. 상기 RAM은 16-1타입이고: 그 각각이 1비트를 기억하는 16셀이 내재된다. 셀은 4 x 4 형태(four rows and four columns)로 정렬된다.

RAM으로부터 비트를 검색하기 위하여, 행 디코더(ROW DECODER; 15)에는 라인(18)에 2비트 어드레스 워드가 제공되여, 그 어드레스 워드(ADDRESS word)에 의해 지시되는 셀의 행을 선택한다. 예를 들어, 어드레스 워드A1A0가 00와 동일하면, 디코더는 선택라인00을 하이(HIGH)상태가 되게 한다(개별 셀에 대한 선택라인의 효과는 제1도와 관련해 설명되었다). 선택라인00이 하이상태가 되면, 행00의 모든 셀은 그들의 내용을 각 출력라인(24-27)에 전달한다.

유사하게, 어드레스 워드가 01이면, 디코더는 선택라인01을 작동시켜, 행01의 모든 셀로 하여금 그들의 내용을 개별 출력라인(24-27)에 전달시킨다. 선택라인(10, 11)도 같은 방식으로 작동한다.

일단 셀의 행이 작동되면, 4개 출력라인(24-27)중 하나가 선택되어야만 한다. 그 선택은 AND게이트(30A-30D)를 사용하여 출력 신호 중 하나를 선택하고 나머지를 억압하는 열 디코더(21)에 의해 이루어진다. 예를 들면, 제5도에 도시된 바와 같이, 열 디코더(21)에 대한 어드레스 입력이 11이면, 열11이 선택되어, 점선(36)으로 나타낸 바와 같이 음영 셀(shaded cell)의 출력을 출력부에 전달한다.

제6도는 일 유형의 디코더 작업을 나타낸 도면이다. 어드레스 입력 A1A0이 00이면, 모든 AND게이트(하나 제외)는 적어도 하나의 0을 수신하여, 결과적으로 출력으로 0을 발생한다. 제외된 게이트는 AND게이트(39)로서, 인버터(41)때문에, 두개의 1을 수신한다. 따라서, AND게이트(39)만이 출력으로 1을 발생한다.

이 출력이 선택라인00에 접속되면, 행00 안의 모든 셀이 선택된다. 유사하게, 디코더에 대한 어드레스 입력이 01이면, AND게이트(42)만이 두개의 1을 받차 유일하게 출력으로 선택라인01에 1을 발생한다. 선택라인(10, 11)도 유사한 방식으로 작동된다.

이러한 특정 유형의 셀 선택은 고속 작동이 필요할 때 2개 단점을 갖는다. 첫째는, 열 디코더(21)(제4도의 점선 블럭(42)에 포함됨)는 데이타가 셀에서 출력부로 이동하는 것을 지연시킨다는 것이다. 즉, 셀로부터의 데이타는 AND게이트(30A-30D)와 OR게이트(33)를 통과해야만 하는데, 상기 게이트가 데이타를 지연시키는 것이다.

둘째는, 신규 어드레스가 제4도의 디코더에 공급되면 OR게이트(33)의 출력에 존재하는 데이타가 이미 선택된 셀(즉, 제5도의 음영 셀)에 있는 데이타를 더 이상 분명하게 나타내지 않는 것이다. 즉, 디코더(21)가 신규 어드레스를 수신하면, 그것은 4개의 출력라인 중 하나를 거의 즉시 작동시킴으로써, 출력라인(24-27) 중 하나를 선택한다. OR게이트(33)에 의해 발생된 출력 데이타는 더 이상 유효치 않다.

그러므로, 상기 단점은 (1)상대적인 긴 액세스 시간(데이타가 열 디코더를 지나야만 하기 때문)과, (2)짧은 출력 유지 시간(신규 어드레스가 열 디코더에 공급되자마자 데이타가 훼손되기 때문)이 있다는 것이다.

본 발명의 목적은 증가된 고속 작동 능력을 지니는 RAM을 제공하는 것이다.

그러므로, 본 발명에 따르면, 복수 메모리 셀을 포함하는 RAM은, 기본적으로 다수 메모리 셀중 어느 한 개 셀을 선택하는 선택수단과, 상기 선택된 셀에 기억되어 있는 데이타에 따라 출력라인을 구동하는 구동수단, 및 상기 출력라인에 결합된 래치 수단을 구비하는 것이다.

첨부 도면을 참고로 본 발명의 실시예를 설명하면 다음과 같다.

제1도 내지 제6도를 참고로 기재된 메모리 셀은 각각 단일 출력부를 갖는 것이다. 본 발명의 양호한 실시예의 메모리 셀은 차동 출력부(differential outputs)를 갖는 것이다. 제6a도는 상기 셀의 예를 나타낸 것이다.

데이타는 라인(B, B/)에 전달된다. 두개 인버터(I)는 래치로서 기능하고 데이타를 기억한다. 예를 들어, 인버터가 제6b도에 나타낸 로우(LO) 및 하이(HI)이면, 도시된 바와 같이 라인(WL)이 하이(HI)이면, FET는 폐쇄스위치로서 기능 한다.(이를 나타내기 위해서 FET는 가상선으로 도시하고, 소오스와 드레인 사이는 실선으로 도시)

로우(LO)신호는 라인(B/)을 로우값으로 되게 하고, 라인(B)은 하이로 있게 한다.(라인(B/)은 인버터에 의해 발생된 로우 신호의 실 전압에 도달하지 못하는데, 그 이유는 FET2의 채널과 저항(R2)이 분압기(voltage divider)로서 작용하기 때문이다. 실제적으로, 라인(B/)은 4V의 값이 되고 라인(B)은 5V가 된다. 일개 라인은 다른 일개 라인에 대해서 상대적으로 낮다.) 전압차(즉, 4V : 5V는 제7도와 함께 이후 논의되는 차동 신호(D, D/)를 제공한다.

제6c도는 제6a도에 도시된 유형의 복수 차동 셀을 도시한 것이다. 셀 판독을 위해서, 선택라인(1)과 같은 선택라인을 활성화시켜 셀(1) 안의 데이타를 라인(D, D/)에 접속시킨다.

데이타는 차동 신호이다.

제7도는 4개의 메모리 셀(셀 0 - 셀 3)을 도시한 도면이다. 상기 셀은 표 1에 주어진 규칙에 따르는 출력 신호를 발생한다.

즉, 셀이 선택되면, 1이 저장되는 경우는 D가 하이 이고, 0이 저장되는 경우는 D가 로우가 된다. D/는 D의 역이다. 셀이 선택되지 않으면 저장 데이타에 관계없이 D와 D/는 모두 하이가 된다.(신호D와 D/는 하이와 로우 논리 신호에 대하여 규정된 전체 전압에 도달치 않을 것임에 유념한다. D와 D/는 차동 신호이다. 그 이유는 제 6b도와 관련하게 상술하였다.)

즉, 증폭기쌍이 선택되면, 신호 S0은 D와 동일하고, S1은 반대가 된다. 그러나, D와 D/가 모두 하이 이면 (이는 메모리 셀이 비선택시에 발생한다) (표 1), S0 와 S1이 모두 하이가 된다. 유사하게, 증폭기쌍이 비선택된 경우, S0와 S1이 모두 하이가 된다.

감지 증폭기(44, 46)는 차동 증폭기이다. 일반적으로, 차동 증폭기는 입력이 모두 하이 하고 해서 반드시 하이 출력을 발생하는 것은 아니다. 그리고, 상기와 같이 동작을 하는 차동 증폭기가 어떻게 구조되는지는 당분야에서는 공지된 일이고, 감지 증폭기(44, 46)는 표 2 에 기재된 특성을 나타내는 것이다.

제7도의 셀 2는, '선택'으로 나타낸 바와 같이 디코더(도시 않음)에 의해 선택되어져 있고, 1을 기억한다고 가정한다.(이때 증폭기(44, 46)에 공급되는 디스에이블(DISABLE) 및 인에이블(ENABLE) 신호를 무시해야함) 다른 셀은 선택되지 않는다. 셀 2는 10과 같은 데이타 신호쌍 D,D/ 를 발생하고(1이 기억되어 있기 때문), 그 상태는 제 8도에 나타내었다.

제8도에서, 감지 증폭기(44)는 하이 신호를 발생하고, 감지 증폭기(46)는 로우 신호를 발생한다. 3상 구동기(TRI-STATE DRIVER)는 P-PET(P-채널 전계효과 트랜지스터)는 오프되어 있고, N-FET(N-채널 전계효과 트랜지스터)는 온 되어 있는 상태에 있다. 출력은 로우이다. 그러므로, 제7도의 셀 2의 기억된 1은 공통 출력라인(COMMON OUTPUT LINE)에 0 을 발생한다. (공통 출력라인에 미치는 다른 셀의 영향(있을 경우)은 이후 설명 된다.) 기억된 데이타는 전달 되었으나 반전되었다.

다음, 셀 2는 1 대신 0 을 기억한다고 가정한다. 데이타 신호DD/는 01 과 같고, 그 상태를 제9도에 나타내었다. 감지 증폭기(44)는 로우 신호를 발생하고 감지 증폭기(46)는 하이 신호를 발생한다. P-FET는 온 되어 있고, N-FET는 오프되어 있다. 출력은 하이이다. 그러므로, 기억된 0은 하이 출력을 발생한다. 여기서도, 기억된 데이타는 반전되었다.

셀 2는 제7도에서 선택된 유일한 셀이다. 다른 셀이 선택되지 않았기 때문에, 그들은 (표 1)에 나타내 바와 같이 11 의 데이타 출력D와D/을 발생한다. 그들은 제10도에 도시된 바와 같은 상태에 있는 것이다. D 와 D/ 상의 11 신호는 감지 증폭기(44, 46) 모두로 하여금 하이 신호를 발생하게 한다. 11 신호는 데이타 부재(DATA ABSENT) 신호로 보여질 수 있다. 인버터(50)는 하이 신호 중 하나를 반전시킨다. 도시된 바와 같이 P-FET와 N-FET는 모두 오프된다. 따라서, 제7도에서의 상황은: 모든 3상 구동기의 FETs(셀 2 에 의해 구동되는 구동기는 제외)은 도시된 바와 같이 오프된다. 상기 오프 상태의 구동기는 3상 상태이다. 상기 구동기에 '오프' 상태 FET은 매우 큰 저항기로서 작용하여, 공통 출력라인에 신호를 제공하지 않는다. 나머지 3상 구동기, 즉 셀 2 에 의해 구동되는 것은 공통 출력 라인에 신호를 공급하며, 그 신호는 셀 2 에 기억된 데이타의 반전치이다.

래치는 공통 출력라인에 접속된다. 상기 래치는 두 개의 교차 결합된 인버터로 구성된다. 한 인버터는 약한(weak)인버터이다. 약한상태라는 말은 공통 출력라인에 공급되는 충분히 큰 신호에 의해 인버터가 무시될 수 있다는 것을 의미한다. 약한 인버터를 구성하는 방법은 강한(strong) 인버터 보다 작은 이득을 갖게하는 것이다. 약한 인버터는 당분야에서 공지된 것이다.

교차결합(cross-coupled)'의 정의는 강한 인버터의 출력부는 약한 인버터의 입력부에 접속된다는 것이다. 약한 인버터의 출력부는 강한 인버터의 입력부에 접속된다.

예를 들어, 상기 주어진 예가 계속되고 3상 구동기의 셀 2 가 공통 출력라인에 1 을 공급하고 있다고 가정한다. 모든 다른 3 상 구동기는 3상 상태에 있으며, 공통 출력라인에 신호를 제공하지 않는다.

다음, 디코더는 차동 셀로 작동한다고 가정한다. 그러면 셀 2 는 해제된 D D/ = 11(표 1 참고)의 데이타 출력을 발생한다. 상기 출력은 그 감지 증폭기가 신호 S0 = 1 과 S1 = 1 을 발생하게 한다(표 2 와 제10도를 참고). S1은 인버터(50)에 의해 반전된다. 3상 구동기의 모든 FET는 제7도와 제10도에 도시된 바와 같이 오프 된다. 그러나, 상기 오프상태로의 변화가 래치에 영향을 주는 것은 아니다. 래치는 여전히 공통 출력라인에 주어진 데이타를 유지한다.

신규 셀(감지 증폭기와 관련 3상 구동기와 함께)이 공통 출력라인에 신규 데이타 비트를 공급한다. 신규 데이타가 1 이면 발생되는 것은 없다. 즉, 래치는 현재 유지하고 있는 1 을 유지한다. 반면에, 신규 데이타가 0 이면 래치는 토글되어 0 을 기억하게 된다.

토글링(toggling)은 약한 인버터 덕분에 허락되는데, 약한 인버터는 공통 출력라인에 주어진 신규 신호에 의해 무시될 수 있다. 무시의 예로서, 래치는 공통 출력라인이 소정의 저전압 (0.5V 같은)이 될 때까지 기억된 1 을 유지하는 것이다. 반대로 래치가 0 을 유지하고 있는 경우, 그것은 공통 출력라인이 소정의 고전압 (4.5V 또는 공통 출력라인에 예상되는 최고 신호 전압의 80% 같은)에 이를 때까지 기억된 0 을 유지한다.

본 발명의 이러한 유형에서는, 단일 감지 증폭기(예를 들면, 셀 2 와 관련된 증폭기)와 함께 단일 셀(셀 2)이 선택되었다. 본 발명의 다른 형태는 다수 감지 증폭기를 지니는 다수 셀이 선택되는 것을 예견 할 수 있을 것이다. 그러나, 데이타는 선택된 셀에 결합된, 선택된 감지 증폭기에 의해서만 전달되어 진다.

제11도는 16 메모리 셀(14)을 도시한 것이다.디코더 1 은 굵은 선으로 표시된 열 10 을 선택한다. 현재, 상기 열(column)의 셀은 모두 자신들의 데이타를 각각의 D 및 D/ 라인에 각기 전달하고 있다.

제12도에서는, 디코더 2 가 행 01 의 모든 감지 증폭기(감지 증폭기로 표시됨)를 선택한다. 명료함을 위해 일부 부분을 도면에서 누락 시키었다. 그러나, 행 01 의 모든 감지 증폭기가 선택되더라도, 그 중 한개만이 선택된 셀에 접속되게 된다. 선택된 셀은 점선 원 내에 포함되며 행 01, 열 10에 위치된다.

비선택된 셀은 11 의 D D/ 출력을 발생하고(표 1 참고), 관련 감지 증폭기는 관련 3상 구동기를 3상 상태가 되게 한다(표 2 참고). 나머지 감지 증폭기(제12도에 모두 도시되어 있지는 않음)도 관련 3상 구동기를 3상 상태가 되게 한다(표 2 참고).

환언하면, 모든 감지 증폭기(선택된 셀에 접속된 감지 증폭기는 제외)는 3상 상태로 구동되는데, 이러한 사실은 두가지 상이한 이유 때문이다. 즉, 두 종류의 감지 증폭기가 있게 되는데, 선택되는 것(제11도와 제12도의 행 01 에 있는 것)과 비선택되는 것(제11도의 행 00, 10, 11 에 있는 것)이 있는 것이다.

비선택된 모든 것은 선택되지 않음으로 해서 관련 3상 구동기를 3상 상태에 있게 된다(표 2 참고). 선택된 모든 것(하나는 제외)은 관련 3상구동기를 비선택된 셀로 부터 11 신호를 수신한 덕분으로 3상 상태에 들어가게 한다(표 1 과 표 2 참고).

상기 예외인 것은 제12도의 점선안에 있는 것으로서, 선택된 감지 증폭기에 결합되는 선택된 셀인 것이다. 상기 감지 증폭기는 그 3상 구동기를 3상 상태로 구동하지 않는다. 대신, 상기 3상 구동기는 굵은 선(60)으로 도시된 바와 같이 공통 출력라인으로 도시된 공통 출력라인에 반전된 데이타 신호를 공급한다.

약/강 인버터로 이루어지는 래치는 상술된 바와 같이 무시될때까지 데이타를 유지시킨다.

제13도는 메모밀 블럭으로, 각지 감지 증폭기와 3상 구동기를 지니는 복수 셀을 포함하는 도면이다. 디코더는 단일 셀-감지 증폭기 쌍을 선택한다.

디코더는 상술된 바와 같이 단일 셀을 관련 감지 증폭기와 함께 선택한다. 선택적으로, 복수 셀을, 다수의 감지 증폭기와 함께 선택할 수 있다.

다른 예로서, 디코더는 셀과 감지 증폭기의 중간 결합을 선택할 수 있다. 예를 들면, 디코더는 복수 셀과 단일 감지 증폭기를 선택할 수 있다. 다른 예로서, 디코더는 단일 셀롸 복수 감지 증폭기를 선택할 수 있다. 다른 예로서, 각 셀은 감지 증폭기를 갖출 필요가 없다. 즉, 2개(또는 그 이상)의 셀이 다중화에 의해 하나의 감지 증폭기를 공유할 수 있다는 것이다. 구성 목적을 달리하면 접근방식을 달리할 수도 있다.

제14도는 복수 블럭을 나타낸 도면으로서, 그 각각은 제13도에 도시된 유형이다. 상기 장치는 각 블럭 열 내의 단일 셀이 자신의 데이타를 개별 출력 래치(출력 0, 출력 1, 등을 발생)에 공급하게 하는 것이다. 모든 다른 셀은, 제13도에 도시된 바와 같이, 각각의 3상 구동기를 3상 상태로 유지한다.

제8도의 감지 증폭기(44, 46)는, 레벨 시프터(level shifter)로서의 기능을 할 수 있는 것이다. 즉, 상술된 바로서, D 와 D/ 사이의 차는 약 1V에 불과할 수 있다(즉, D 는 5V 이고 D/ 는 4V 일 수 있음). 이러한 상황에서, 감지 증폭기(44)는 차동 증폭기로서 기능을 하고, 도시된 바와 같이 전체 논리(full logic) 하이(HI)신호를 발생하며, 감지 증폭기(46)는 또한 차동 증폭기로서 기능을 하고 전체 논리 로우(LO)신호를 발생한다.

레벨-스프팅을 하는 이유는 제13도에 도시된 래치내의 약한 인버터를 충분히 극복할 수 있는 정도로 강한 신호를 발생하는 것이다.

또한, 상술된 바로서, 상기 감지 증폭기는 입력이 모두 하이(HI) 일 때 하이(HI) 출력을 발생한다.

3상 구동기는 셀의 데이타를 발전된 형태로 전달하는 것이 필요치 않다. 본 발명에서, 래치는 데이타를 다시 반전시켜 정확한 데이타를 제공한다. 본 발명이 다른 형태에서, 비반전 3상 구동기가 비반전 래치와 함께 사용될 수 있다.

D 와 D/ 출력은, 제6c도와 제8도에 도시된 바와 같이, 항상 4V : 5V 차동쌍으로서 작용할 필요는 없는 것이다. 예를 들어, 데이타가 제6c도의 셀에 쓰여지면, D는 전체 논리 하이(또는 로우)로 구동되게 되고, D/ 는 반대로, 전체 논리 로우(또는 하이)로 구동되게 되는 것이다.

Claims (6)

1. 복수 메모리 셀을 포함하는 랜덤 액세스 메모리로서, 상기 복수 메모리 셀의 어느 한 개 셀을 선택하기에 적합한 선택 수단과, 상기 선택된 셀에 기억되어 있는 데이타에 따라 출력 라인을 구동하기에 적합한 구동 수단, 및 상기 출력 라인에 결합된 래치 수단을 구비하는 랜덤 액세스 메모리(RAM)에 있어서, 상기 선택 수단은 개별 셀에 결합된 다수의 선택 가능한 증폭수단(44, 46)을 구비하고, 상기 구동수단은 개별 감지 증폭수단에 결합된 다수의 3상 구동기를 구비하고, 상기 메모리 셀의 내용을 나타내는 신호를 개별 감지 증폭수단(44,46)을 구비하고, 상기 구동수단은 개별 감지 증폭수단에 결합된 다수의 3상 구동기를 구비하고, 상기 메모리 셀에 셀의 내용을 나타내는 신호를 개별 감지 증폭수단(44, 46)에 공급되게 하는 인에이블 입력이 제공되는 것을 특징으로 하는 랜덤 액세스 메모리.
2. 제1항에 있어서, 각 셀이, 셀에 기억된 이진 비트(binary bit)에 따라, 그 셀이 인에이블될 경우는 제 1, 2 이진 신호쌍을, 그 셀이 인에이블되지 않을 경우는 제 3 신호쌍을 제공하는 제 1, 2 출력라인을 갖는 것을 특징으로 하는 랜덤 액세스 메모리.
3. 제2항에 있어서, 각 감지 수단이 관련 셀의 제 1, 2 출력라인에 각기 결합된 제 1, 2 선택가능한 감지 증폭기(44, 46)를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리.
4. 제3항에 있어서, 각 셀에 관련된 상기 제 1, 2 감지 증폭기(44, 46)가 그 셀에 관련되고 상기 출력라인에 결합된 개별 3상 장치와 결합 되는 것을 특징으로 하는 랜덤 액세스 메모리.
5. 제4항에 있어서, 각 3상 장치가 일렬로 접속된 반대 전도성 유형의 제 1, 2 전계효과 트랜지스터(FET)를 포함하며, 그 전계효과 트랜지스터의 게이트에는 상기 제 1, 2 감지 증폭기(44, 46)의 출력이 각기 직접 및 인버터를 통해 결합되고, 전계효과 트랜시터의 중간 직렬 접속점에 상기 출력라인이 결합되는 것을 특징으로 하는 랜덤 액세스 메모리.
6. 제1항에 있어서, 상기 래치 수단이 교차 결합된 상대적으로 강한 인버터와 상대적으로 약한 인버터를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리.