KR960000890B1 - 반도체 메모리 장치 - Google Patents

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KR960000890B1
KR960000890B1 KR1019920010965A KR920010965A KR960000890B1 KR 960000890 B1 KR960000890 B1 KR 960000890B1 KR 1019920010965 A KR1019920010965 A KR 1019920010965A KR 920010965 A KR920010965 A KR 920010965A KR 960000890 B1 KR960000890 B1 KR 960000890B1
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 종래 반도체 메모리 장치 배열 일예를 도시한 볼록 배선도.
제2도는 프리차져 회로의 배열을 도시한 블록도.
제3도는 제1도에 도시된 반도체 메모리 장치의 타이밍도.
제4도는 종래 반도체 메모리 장치의 다른 예를 도시한 블록 배선도.
제5도는 제4도에 도시된 반도체 메모리 장치의 타이밍도.
제6도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 배열을 도시한 블록 배선도.
제7도는 제6도에 도시된 반도체 메모리 장치의 타이밍도.
제8도는 제6도에 도시된 반도체 메모리 장치의 열 어드레스 디코더의 회로의 배열을 도시한 회로도.
제9도는 본 발명의 제2실시예에 따른 메모리 메모리 장치의 배열을 도시한 블록 배선도.
제10도는 제9도에 도시된 반도체 메모리 장치의 타이밍도.
제11도는 제9도에 도시된 반도체 메모리 장치용 열 어드레스 디코더 회로의 배열을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
111내지 114: 메모리 셀 121내지 122: 프리차져 회로
15 : 검지 증폭 회로 16 : 어드레스 변이 검출 회로
17 : 행 어드레스 디코더 회로 18 : 열 어드레스 디코더 회로
19 : 데이타 래치/출력 버퍼 회로 XE : 워드 라인 활성화 펄스 신호
YE : 열 스위치 활성화 펄스 신호 W : 워드 라인
P : 펄스 신호 SE : 감지 증폭 회로 활성화 펄스 신호
BL, BL : 비트 라인쌍 DL, DL : 데이타 라인쌍
So및 Si: 선택 신호
본 발명은 반도체 메모리 장치, 특히, 매트릭스 형태로 배치된 복수개의 메모리 셀, 상기 메모리 셀의 각 열에 대하여 해당 열의 메모리 셀에 공통으로 접속되도록 제공된 복수개의 비트 라인쌍, 및 상기 북수개의 비트 라인쌍 중에서 하나의 단일 비트 라인쌍을 선택하는데 사용되도록 각 비트 라인쌍에 대해 제공되는 복수개의 열 스위치 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 예컨대, 정적 랜덤 억세스 AA(SRAM) 또는 동적 랜덤 억세스 메모리(DRAM)에 있어서, 메모리 셀이 매트릭스 형태로 배치되어 있다. 특정 메모리 셀을 전후하여 데이타를 입/출력시키기 위해, 행 및 열로 한정된 좌표값을 사용하여 해당 메모리를 지정하는 것이 필요하다. 이를 위해, 각 메모리셀은 라인 방향으로 연장되는 복수개의 워드 라인 중의 하나 및 열 방향으로 연장되는 복수개의 비트 라인쌍 중의 하나에 접석되어 있다. 상기 비트 라인쌍은 메모리 셀을 지정하기 위해서 뿐만 아니라 입/출력될 데이타를 전송하기 위하여 사용되기 때문에, 감지 증폭기 및 프리차져 회로가 거기에 연결된다. 단일 감지 증폭기가 일반적으로 다수의 비트 라인쌍에 대응하여 제공되므로, 이들 복수개의 비트 라인쌍에 대응하여 제공되므로, 이를 복수개의 비트 라인쌍중에서 상기 감지 증폭기에 접속된 한쌍의 비트 라인을 선택하는 것이 필요하며, 이것을 목적으로 한개의 열 스위치가 각각의 비트 라인쌍에 제공된다.
제1도는 각 열 스위치 회로에 대해 3개의 NMOS 트랜지스터를 사용하는 반도체 메모리 장치의 블록 배선도이다. 상기 반도체메모리 장치에서, 어드레스(A0에서 An)가 입력되고, 매트릭스 형태로 배치된 상기 메모리 셀중 특정한 셀을 액세스하기 위하여, 한 특정 행이 하위 어드레스 비트에 의해 선택되고, 한 특정열이 상위 어드레스 비트에 의해 선택되도록 배열된다. 비록 본 도면에서 서술의 편의상, 4개의 메모리 셀(511에서 514)이 2×2행/열을 따라 배치되게 되시되어 있을 지라도, 이후의 기술 내용은 1메가 비트와 같은 대용량 반도체 메모리 장치에 대해서도 적용된다.
상기 반도체 메모리 장치에 있어서, 하위 어드레스 비트가 입력되는 행 어드레스 디코더 회로(57), 상위 어드레스 비트가 입력되는 열 어드레스 디코더 회로(58), 및 어드레스 값의 변이를 검출하기 위한 어드레스변이 검출 회로(56)가 제공되어 있다. 행 어드레스 디코더 회로(57)로부터, 행의 수에 해당하는 두개의 워드 라인(W0및 W1)이 출력되고, 열 어드레스 디코더 회로(58)로부터, 열의 수에 해당하는 두개의 열 스위치 선택 신호(S0및 S1)가 출력된다. 2×2로 배치되어 있는 4개의 메모리 셀(511에서 514)은 각각 두 개의 워드 라인(W0및 W1)중의 하나, 및 두쌍의 비트 라인(BL0/및 BL1/)중의 한쌍에 접속되어 있다. 프리차져 회로(521및 522)는 각각 비트 라인쌍(BL0/및 BL1/)의 한쪽 단부에 접속되어 있다. 열위치 회로(531및 532)는 각각 비트 라인쌍(BL0/및 BL1/)의 다른쪽 단부에 접속되어 있다. 이들 열 스위치(531및 532)는 두개의 비트 라인쌍 (BL0/및 BL1/)중 한쌍을 상기 데이타 라인쌍(DL/)에 접속시킨다. 상기 스위치 회로(531및 532)는 각각 열 스위치 선택 신호(S0및 S1)에 의해 제어된다. 데이타 라인쌍(DL/)의 한쪽 단부는 열 스위치 회로(531및 532)에 공통으로 접속되고, 다른쪽 단부는 프리차져 회로(54)를 거쳐 감지 증폭 회로(55)에 접속되어 있다.
감지 증폭기(55)는 데이타 라인쌍(DL/)을 구성하는 두개의 게이타 라인(DL 및)중 어느 것이 전위가 더 높은가에 따라서 데이타 버스(DB)에 대해 이진 신호를 출력한다. 데이타를 외부에 출력하기 위해 데이타 출력 단자(Dout)를 갖는 데이타 래치/출력 버퍼 회로(59)가 감지 증폭 회로(55)의 출력측에 제공되어 있다.
여기서 상기 비트 라인쌍, 워드 라인 및 열 스위치 선택 신호는 일반적으로 표시되는 반면, 그것의 첨자는 생략되며, 각각 BL/및 W와 S로 표현된다. 비트 리안인상(BL/)은 비트 라인(BL/)으로 구성되어 있다. 본 기술에 숙련된 자에 의해 쉽게 이해될 수 있는 바와같이, 데이타가 입력 또는 출력될때, 비트 라인쌍(BL/)을 구성하는 두개의 비트 라인(BL/)사이의 전위차는 상기 데이타의 내용에 따라 변화된다.
열 스위치 회로(531및 532)는 각각 세개의 NMOS 전계 효과 트랜지스터(M1에서 M3)로 구성되어 있다. 비트 라인쌍(BL/)중 하나의 비트 라인(BL)은 제1트랜지스터(M1)의 게이트에 접속되며, 이 제1트랜지스터 M1의 드레인은 데이타 라인쌍 (DL/)중 하나의 데이타 라인(DL)에 접속된다. 한편, 다른 비트 라인()은 제2트랜지스터(M2)의 게이트에 접속되고, 이 트랜지스터(M2)의 드레인은 다른 데이라 라인()에 접속되어 있다. 상기 두 트랜지스터(M1및 M2)의 소스는 공통 접속되어, 제3트랜지스터의 채널을 거쳐 접지되어 있다. 열 어드레스 디코더 회로(58)로 부터의 열 스위치 선택 신호(S)가 상기 제3트랜지스터(M3)의 게이트에 입력된다. 본 기술의 숙련된 자에게 명백해지는 바와같이, 제3트랜지스터(M3)기 턴 온될때, 제1 및 제2트랜지스터(M1및 M2)는 각각 이들 두 트랜지스터(M1및 M2)에 의해 차동 증폭기를 형성하도록 공통 소스 증폭기로서의 기능을 한다.
제2도에 도시된 바와같이, 프리차져 회로(521, 522및 54)는 각각 세개의 MOS 전계 효과 트랜지스터(MOS FET)(M91내지 M93)로 구성되어 있고, 이들 트랜지스터의 게이트에 어드레스 변이 검출 회로(56)로부터 프리차져 회로 활성화 펄스 신호(P)가 공급된다. 상기 펄스 신호(P)가 로우일때(low)는, 비트 라인쌍(BL0/및 BL1/) 또는 데이타 라인쌍(DL/)이 각각 소정의 전압 값으로 프리차지 된다.
다음에는, 이 반도체 메모리 장치의 동작이 기술된다. 어드레스 신호(A0에서 An)가 변화될 경우, 이들 변화는 어드레스 변이 검출 회로(56)에 의해 검출되며, 상기 어드레스 변이 검출 회로는, 제3도에 도시된 바와같이, 소정의 타이밍에 따라 워드 라인 활성화 펄스 신호(XE), 감지 증폭기 활성화 펄스 신호(SE), 및 프리차져 회로 활성화 펄스 신호(P)를 출력한다. 다시 말해, 상기 어드레스 값이 변화된 후, 먼저, 워드 라인 활성화 펄스 신호(XE)가 출력되고(시간 t1), 좀더 후에(시간 t2), 감지 증폭기 회로 활성화 펄스신호(SE) 및 프리차져 회로 활성화 펄스 신호(P)가 출력된다. 워드 라인 활성화 펄스 신호(XE)가 강하한 후, 시간 t3에서, 나머지 펄스 신호(SE 및 P)도 또한 강하하며, 모든 펄스 신호(XE, SE 및 P)가 원래의 상태로 되돌아 간다.
열 어드레스 디코더 회로(58)가 직접 상위 어드레스 비트의 상태를 열 스위치 선택 신호(5)에 반영한다. 상위 어드레스 비트가 특정 열을 나타내는 값을 가질 경우, 당해 열에 대응하는 선택 신호(5)는 항상 하이(high)이고, 기타 다른 열에 대응하는 선택 신호(S)는 로우(low)이다.
상기 어드레스가 변화되고 워드 라인 활성화 펄스 신호(XE)가 출력될 경우, 행 어드레스 디코더 회로(57)는 어드레스 신호(A0에서 An)의 하위 비트를 디코딩한다. 상기 디코딩된 값에 대응하는 워드 라인(W)은 펄스 신호(XE)가 로우일 때 로우 상태를 유지하고, 펄스 신호(XE)가 하이일 때 하이 상태로 시프트한다. 상기 디코딩된 값에 대응하지 않는 워드 라인(W)이 로우를 유지한다는 것은 분명하다. 사실상, 얼마의 시간 지연으로 인해, 펄스 신호(XE)의 변화가 워드 라인(W)의 변화보다 앞선다. 이때, 시간 t1과 t2사이의 차이가 상기 지연 시간과 일치하도록 프리세트될 경우, 그리고 워드 라인(W)이 하이라면, 프리차져 회로 활성화 펄스 신호(P)는 하이로 복귀되는 반면 워드 라인(W)이 로우일 경우, 펄스 신호(P) 또한 로우로 복귀된다. 비트 라인(BL,) 및 데이타 라인(DL,)이 펄스 신호(P)가 로우될 때 프리차지 되기 때문에, 상기 비트 라인 및 데이타 라인은 워드 라인(W)이 하이로 복귀되기 전에 프리차지 되고 워드 라인(W)이 하이일때는 어떤 전하도 상기 비트 라인 데이타 라인에 공급되지 않는다.
이 방식으로 워드 라인(W)이 하이로 복귀되고 프리차지 되지 않을 경우, 하이 워드 라인(W)에 대응하는 메모리 셀이 선택되며, 상기 선택된 메모리의 데이타가 비트 라인쌍(BL/)에 출력된다. 이 경우, 비트 라인(BL/)중 하나의 전위는 메모리 셀내에 저장된 데이타에 의존하여 감소된다. 그다음에, 워드 라인(W)이 하이 상태에서 로우 상태로 변화될때, 프리차징이 다시 시작되고 전위가 낮아져 있는 비트 라인 또한 원래의 전위로 복귀된다.
한편 열 스위치 선택 신호(S)가 열 어드레스 디코더 회로(58)의 동작에 의해 하이로도일 경우, 제3트랜지스터(M3)는 선택 신호(S)에 대응하는 열스위치 회로에서 턴 온된다. 이 상태에서 제1 및 제2트랜지스터(M1및 M2)가 하나의 단일 차동 증폭기로서 협력적으로 기능하므로, 제1 및 제2트랜지스터 (M1및 M2)의 드레인 전위 사이의 차이는 게이트 전위사이의 차이, 즉, 비트 라인(BL/)사이의 전위차의 증폭이 된다. 결과적으로, 선택된 비트 라인쌍(BL/)의 증폭된 신호는 데이타 라인쌍(DL/)에 전송된다. 선택된 신호(S)가 워드 라인(W)이 하이로 복귀되기전에 설정되기 때문에, 선택 신호(S)에 의해 선택된 비트 라인쌍(BL/)의 상기 증폭된 전위의 변화가 데이타 라인쌍(DL/)에 전송된다. 데이타 라인쌍(DL/)의 상기 변화는 감지 증폭 회로(55)에 의해 증폭되어, 래치/출력 버퍼 회로(59) 및 출력 단자(Dout)를 거쳐 외부로 출력된다. 감지 증폭기 회로(55)의 출력은 DB로 나타내어 진다.
선택 신호(S)가 로우일 결우, 비트 라인쌍(BL/)의 신호 상태에 관계없이, 제3트랜지스터(M3)는 데이타 라인쌍(DL/) 어떠한 영향도 미치지 않고 차단된다. 그러므로, 외부로의 데이타 출력은 비선택된 비트 라인쌍(BL/)의 상태에 의존하지 않는다.
첨언하면, 열 어드레스 디코더 회로(58)로부터 출력되는 복수개이 선택 신호(S)중 하나는 항상 하이로 되며, 상기 열 스위치 회로중 하나가 선택된다. 이 선택된 열 스위치 회로 즉, 3개의 트랜지스터 (M1내지 M3)중 임의의 하나가 턴온된다. 그러므로, 상기 워드 라인이 로우, 즉, 프리차지될 때, 데이타 라인(DL/)을 거쳐 데이타 라인쌍(DL/)의 프리차져 회로(54)로부터 트랜지스터(M1내지 M3)로의 전류가 존재한다. 이 전류는 트랜지스터(M3)에 접속되어 있는 접지 점으로 흡수된다.
상기 반도체 메모리 장치에서, 열 스위치가 단지 3개의 NMOS 트랜지스터(M1내지 M3)만으로 구성되어 있기 때문에, 이 열 스위치 회로에 의해 점유되는 면적은 작으며, 장치의 레이아웃(layout)문제는 전혀 발생할 수 없다. 다시말해, 상기 열 스위치 회로를 상기 메모리 셀과 같은 폭을 갖도록 배치할 수도 있다. 그러나, 상기한 바와같이, 프리차징이 실행될 경우, 전류가 항상 데이타 라인쌍(DL/)측에서 프리차지 회로(54)로부터 흐르기 시작하므로, 전류 소모가 증가될 수 있다. 사이클 시간이 증가됨에 따라, 상기 프리차징 시간이 더 큰 비율을 차지하게 된다 그러므로, 상기 사이클 시간이 더 길어지면 길어 질수록 상기 프리차지 회로에서 흘려나오는 전류는 무시할 수 없게 된다. 데이타를 입/출력시키기 위한 유니트 역할을 하는 비트 배열(소위 데이타폭)이 클 경우, 상기 비트 배열에 대응하는 복수개의 열 스위치 회로가 동시에 선택되므로, 전력 소모가 더욱 증가하게 된다.
그러므로, 전력 소모를 감소시키기 위하여, 열 스위치 회로에 대해 전달 게이트를 사용하는 것도 생각될 수 있다. 제4도는 전달 게이트와 함께 열 스위치 회로를 구성하는 반도체 장치의 배열을 도시하는 블록 배선도이다
제1도에 도시한 바와같이, 상기 반도체 메모리 장치는 2×2로 배열된 4개의 메모리 셀(711내지 714), 프리차져 회로(721, 722, 74), 감지 증폭기 회로(75), 어드레스 변이 검출 회로(76), 행 어드레스 디코더 회로(77), 열 어드레스 디코더 회로(78), 및 데이타 래치/출력 버퍼 회로(79)로 구성되어 있다. 제1도에 도시한 것과는 단지 두쌍의 비트 라인(BL0/및 BL1/)에 각각 접속된 열 스위치(731및 732)의 배열에서만이 차이가 있다.
각각의 열 스위치(731및 732)는 두개의 NMOS 전계 효과 트랜지스터(M5, M8), 두개의 PMOS 전계 효과 트랜지스터(M6, M7), 및 인버터(M9)로 구성된 공지된 전달 게이트이다. 열 스위치 선택 신호(S)가 NMOS 트랜지스터(M5및 M8)의 게이트에 입력되고, 인버터 (M9)에 의해 반전된 선택 신호(S)가 PMOS 트랜지스터 (M6및 M7)의 게이트에 입력된다. 트랜지스터(M5및 M6)의 채널은 각각 병렬로 접속되어 있다. 이 병렬 접속의 한쪽 단부에는 비트 라인(BL)이 접속되어 있고, 다른쪽 단부에는, 데이타 라인(DL)이 접속되어 있다. 마찬가지로, 트랜지스터(M7및 M8)의 채널도 병렬로 접속되어 있다. 이 병렬 접속의 한쪽 단부에는 비트 라인()이 접속되어 있고, 다른쪽 단부에는, 데이타 라인()이 접속되어 있다. 상기한 바로부터 분명한 바와 같이, 열 스위치 선택 신호(S)가 하이일 경우, 비트 라인쌍(BL/) 및 데이타 라인쌍(DL/)은 전기적으로 접속되고, 선택 신호(S)가 로우일 경우에는, BL/및 DL/는 전기적으로 차단된다.
다음에 이 반도체 메모리 장치의 동작이 제5도의 타이밍도와 관련하여 기술된다.
이 경우에서도 또한, 워드 라인(W)이 하이로 변화될 경우, 대응하는 메모리 셀의 데이타는 비트 라인쌍(BL/)으로 출력된다. 전술한 기술 내용에서와 같이 워드 라인(W)이 하이와 로우사이에서 변화되는 시간과 프리차져 회로 활성화 펄스 신호(P)가 하이와 로우 상태사이에서 변화되는 시간은 일치한다. 열 스위치 선택 신호(S)가 열 어드레스 디코더 회로(78)에 의해 하이로 변화될 경우, 각각의 트랜지스터(M5내지 M8)는 선택 신호(S)에 대응하는 열 스위치 회로에서 턴온되고, 이 열 스위치 회로에 대응하는 비트 라인쌍(BL/)의 상태는 그대로 데이타 라인쌍(DL/)에 전달된다. 선택 신호(S)가 워드 라인(W)이 하이로 변화하기 전에 설정되므로, 선택 신호(S)에 의해 선택된 비트 라인쌍(BL/)의 상술된 전위 변화는 결국 현재 상태로 데이타 라인쌍(DL/)으로 전달될 것이다. 데이타 라인쌍(DL/)의 상기 변화는 감지 증폭기 회로(75)에 의해 증폭되고, 데이타 래치/출력 버퍼 회로(79) 및 출력 단자(Dout)를 거쳐 외부로 출력된다.
이 반도체 메모리 장치에서, 열 어드레스 디코더 회로(78)로부터의 복수개의 선택 신호(S)중 하나가 항상 하이로 변하고, 하이 선택 신호(5)에 대응하는 열 스위치 회로가 턴온된다. 그러나, 턴-온된 열 스위치 회로가 데이타가 입력 되거나 출력될때의 시간을 제외하고는 비트 라인쌍(BL/)뿐만 아니라 데이타 라인쌍(DL/)으로부터 프리차지되므로, 사실상 상기 열 스위치 회로를 흐르는 전류는 전혀없다. 그러므로, 전력 소모는 비교적 적게 된다. 그러나, NMOS 전계 효과 트랜지스터(M5, M8) 및 PMOS 전계 효과 트랜지스터(M6, M7)를 포함하는 전달 게이트가 열 스위치 회로에 사용되므로, 래치-업 효과(latch-up effect)를 방지하기 위해 트랜지스터(M5-M8)사이에 충분히 큰 분리폭을 허용할 필요가 있다. 더우기, P형 불순물로서 사용되는 붕소의 확산계수가 N형 불순물로서 사용되는 비소보다 크므로, PMOS 트랜지스터의 설계된 크기, 채널의 길이, 또는 확산층간의 분리 간격은 NMOS 트랜지스터보다 더 크게되는 경향이 있다. 결국, 이 반도체 메모리는 열 스위치 회로가 작은 크기로 만들어질 것을 허용하지 않으며, 이는 레이아웃 문제를 초래한다. 다시말해, 메모리 셀사이의 배치간격과 동일폭을 갖는 열 스위치를 배치하는 것은 매우 어렵다.
따라서, 본 발명의 목적은 열 스위치의 전력 소모를 저 레벨로 제한할 수 있는 반면, 열 스위치 회로를 작게 만들 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적은 매트릭스 형태로 배치된 복수개의 메모리 셀과; 데이타 라인쌍과; 각각 한 특정 열에 대응하는 복수개의 비트 라인쌍과; 상기 비트 라인쌍 각각에 대하여, 대응하는 비트 라인쌍에 한쪽 단부가 접속되어 있고, 다른쪽 단부가 상기 데이타 라인쌍를 접속되도록 제공되어, 상기 대응하는 비트 라인쌍의 라인들 사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키기 위해 제공된 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차져 회로; 및 어드레스 변이 검출 회로를 구비하며, 이때 각각의 메모리 셀이 상기 비트 라인쌍중 하나에 접속되는 반도체 메모리 장치에 의해 달성되며, 이 반도체 메모리 장치는 상기 열 스위치 회로가 상기 어드레스 변이 검출 회로의 출력 펄스 신호와 열 어드레스 디코더 신호에 따라 선택적으로 작동되는 것을 특징으로 한다.
또한, 상기의 목적은 매트릭스의 형태로 배치된 복수개의 메모리 셀, 데이타 라인쌍, 각각 한 특정 열에 대응하는 복수개의 비트 라인쌍, 상기 비트 라인쌍 각각에 대하여, 대응하는 비트 라인쌍에 한 단부가 접속되어 있고, 다른쪽 단부가 상기 데이타 라인쌍에 접속되도록 제공되어, 선택 신호가 입력될때 상기 대응 비트 라인쌍의 라인사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키도록 제공된 복수개의 열 스위치 회로와 ; 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차져 회로와 ; 제어 펄스 신호를 순차적으로 발생시키기 위하여 어드레스 변화를 검출하는 어드레스 변이 검출 회로 ; 및 상기 열 스위치 회로 각각을 선택적으로 제어하기 위해 상기 선택 신호를 발생시키는 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀은 상기 비트 라인쌍중 하나에 연결되는 반도체 메모리 장치에 의해 실행되며, 이 반도체 메모리 장치는, 상기 열 어드레스 디코더 회로가 상기 열 어드레스 비트의 디코딩 신호 및 상기 제어 펄스 신호중 소정의 하나에 의거하여 상기 선택 신호를 출력하는 것을 특징으로 한다.
더우기, 상기의 목적은 매트릭스의 형태로 배치된 복수개의 메모리 셀과, 데이타 라인쌍; 각각 한 특정열에 대응하는 복수개의 비트 라인쌍과; 상기 각각의 비트 라인쌍에 대하여, 한쪽 단부가 대응 비트 라인쌍에 접속되어 있고, 다른쪽 단부가 상기 데이타 라인쌍에 접속되도록 제공되어 선택 신호가 입력될 때 상기 대응 비트 라인쌍의 라인들 사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키는 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차져회로와; 제어 펄스 신호를 순차적으로 발생시키기 위해 어드레스 변화를 검출하는 어드레스 변이 검출 회로; 및 상기 열 스위치 회로를 각각 선택적으로 제어하기 위해 상기 열 어드레스 비트와 디코더 신호에 기초하여 상기 선택 신호를 발생시키는 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀이 상기 비트라인쌍중 하나에 연결되는 반도체 메모리 장치에 의해 달성되며, 이 반도체 메모리 장치는, 상기 열 어드레스 디코더 회로가 상기 데이타 라인쌍의 각각의 라인과 공통 노드 사이에 제공된 제1 및 제2트랜지스터를 포함하며, 이들 트랜지스터들이 상기 비트 라인쌍의 각각의 라인에 의해 게이트-제어되게 하며, 제3 및 제4트랜지스터들이 상기 공통 노드와 방전 포인트 사이에 직렬로 접속된 제3 및 제4트랜지스터들을 또한 포함함으로써, 이들 제3 및 제4트랜지스터중 하나는 상기 선택 신호에 의해 게이트-제어되고, 다른 하나는 상기 제어 펄스 신호중 소정의 하나에 의해 게이트-제어되게 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
본 발명에 따른 몇몇 양호한 실시예가 제6도 내지 제11도를 참조하여 보다 상세하게 서술된다.
제6도에 도시된 본 발명의 제1실시예에 다른 반도체 메모리 장치는 제1도를 참조하여 기술되는 종래 기술과 유사하게 배열된다. 전자는 단지 어드레스 변이 검출 회로(16) 및 열 어드레스 디코더 회로(18)의 제공에 있어서 후자와 다르다. 메모리 셀(111내지 115), 프리차져 회로(121, 122및 14), 열 스위치 회로(131및 132), 감지 증폭 회로(15), 행 어드레스 디코더 회로(17), 및 데이타 래치/출력 버퍼 회로(19)는 상술된 반도체 메모리 장치와 유사하다. 본 도면에서, 편의상 단지 4개의 메모리 셀(111내지 114)만이 도시되어 있지만, 그 수는 반드시 4개로 한정될 필요는 없으며, 다음의 기술 내용은 그 수가 220(=1,048,576)인 경우에도 적용된다.
먼저, 어드레스 변이 검출 회로(16)가 기술된다. 이것은 어드레스 신호(A0내지 An)의 변화를 검출하기 위한 것이다. 이것이 어드레스 신호에서 변화를 감지할때, 어드레스 변이 검출 회로(16)는 제7도에 도시된 바와같이 소정의 타이밍에 따라 워드 라인 활성화 펄스 신호(XE), 열 스위치 회로 활성화 펄스 신호(YE)가, 감지 증폭기 회로 활성화 펄스 신호(SE), 및 프리차져 회로 활성화 펄스 신호(P)를 각각 출력한다. 즉, 어드레스 변이 검출 회로(16)는 어드레스 신호가 변화된후 즉시 시간 t11에서 워드 라인 활성화 펄스 신호(XE)와 열 스위치 회로 활성화 펄스 신호(YE)를 상승시키고, 그 다음 시간 t12에서 감지 증폭기 회로 활성화 펄스 신호 (ES), 및 프리차져 회로 활성화 펄스 신호(P)를 상승시킨다. 소정의 시간 주기가 지난후, 어드레스 변이 검출 회로(16)이 먼저 워드 라인 활성화 펄스 신호(XE), 및 열 스위치 회로 활성화 펄스 신호(YE)를 강하시키고, 이어서 감지 증폭기 회로 활성화 펄스 신호(SE) 및 프리차져 회로 활성화 펄스 신호(P)를 강하시킨다.
여기에서, 워드 라인 활성화 펄스 신호(XE)와 열 스위치 회로 활성화 펄스 신호(YE)가 동일한 타이밍에서 출력되므로, 어드레스 변이 검출 회로(16)로서 예컨대, 워드 라인 활성화 펄스 신호 XE를 출력시키는 회로의 용량이 증가되므로써(상술된 종래 반도체 메모리 장치용 어드레스 변이 검출 회로에 대해) 그것으로 부터의 출력이 2개(하나는 워드 라인 활성화 펄스 신호 XE를 위한 것이고, 다른 하나는 열 스위치 회로 활성화 펄스 신호 YE를 위한 것임)로 분기되는 회로가 사용될 수 있다. 물론, 이 실시예에 대한 어드레스 변이 검출 회로(16)로서, 워드 라인 활성화 펄스 신호 XE 및 열 스위치 회로 활성화 펄스 신호 YE 각각을 위한 출력 회로를 제공하는 회로가 사용될 수 있으며, 이 경우 필요에 따라 두 펄스 신호 XE 및 YE 사이에 설정될 수 있다.
다음, 열 어드레스 디코더 회로(18)가 기술된다. 디코더 회로(18)는 상위 어드레스 비트와 열 스위치 회로 활성화 펄스 신호(YE)를 수신하며, 단지 펄스 신호(YE)가 하이일 때만 상위 어드레스 비트의 디코딩된 결과에 대응하는 복수개의 선택 신호(S)중 하나를 하이로 변화시키기 위한 것이다. 이때, 4개의 메모리 셀(111내지 114)이 두 개의 열로 배치되므로, 단일 어드레스 비트에 대응하는 두개의 열 스위치 선택 신호(S0및 S1)가 열 어드레스 디코더 회로(18)로부터 출력되기만 하면 충분한다. 상기 단일 비트 디코더 회로가 너무 간단하므로, 일반화를 목적으로, 열 어드레스 디코더 회로(18)가 상기 어드레스 신호 라인중 두개의 어드레스 비트 라인(Ai및 Ai+1)이 엔터되므로 4개의 선택 신호(S0내지 S3)를 출력한다고 가정하자. 제8도에 도시된 바와 같이, 상기 열 어드레스 디코더 회로(18)는 4개의 신호 라인(Q1내지 Q4)을 포함하는 버스(20)를 제공하고, 10개의 인버터 (I1내지 I10)와 8개의 NAND 게이트(NA1내지 NA8)을 갖는다. 어드레스 비트 라인(Ai)이 신호 라인(Q1)과 인버터(I1)의 입력에 접속된다. 인버터(I1)의 출력은 신호 라인(Q2)에 접속된다. 다른 어드레스 비트 라인(Ai+1)은 신호 신호 라인(Q3)과 인버터(I2)의 입력에 접속되고, 인버터(I2)의 출력은 신호 라인(Q4)에 접속된다.
두개의 NAND 게이트(NA1및 NA2)와 두개의 인버터(I3및 I4)는 선택 신호(S0)에 대응한다. 신호 라인(Q1및 Q3)은 NAND 게이트(NA1)의 입력에 접속되고, 게이트(NA1)의 출력은 인버터(I3)의 입력에 접속된다. 인버터(I3)의 출력과 열 스위치 회로 활성화 펄스 신호(YE)는 NAND 게이트(NA2)에 엔터되고 인버터(I4)는 게이트(NA2)의 출력에 접속된다. 인버터(I4)의 출력은 선택 신호(S0)로서 디코더 회로(18)의 외부로 출력된다. 상기한 바로부터 명백한 바와같이, 선택 신호(S0)는 펄스 신호(YE)와 신호 라인(Q, Q3)중 어느 하나가 하이일 때만 하이로 변화되고, 그렇지 않으면 로우로 변화된다. 다시 말해, 어드레스비트 라인(Ai및 Ai+1)이 모두 하이이고, 펄스 신호(YE)가 하이일때, 선택 신호(S0)는 하이로 변화된다. 실제로는 약간의 시간 지연이 있으므로, 선택 신호(S0)는 펄스 신호(YE)가 하이로 변화되는 때보다 조금 더 뒤에 하이로 변화된다.
마찬가지로, 게이트(NA3및 NA4)와 인버터(I5및 I6)는 선택 신호(S1)에 대응한다. 선택 신호(S1)는, 어드레스 비트 라인(Ai)이 하이이고, 어드레스 비트 라인(Ai+1)이 로우이며, 펄스 신호(YE)가 하이일 때 사실상 시간 지연으로 초래된 효과가 존재함) 하이로 변화된다. 더우기, 게이트(NA5및 NA6)와 인버터(I7및 I8)는 선택 신호(S2)에 대응하고, 게이트(NAω및 NA8)와 인버터(I9및 I10)는 선택 신호(S3)에 대응한다. 어드레스 비트 라인(Ai)이 로우이고, 어드레스 비트 라인(Ai+1)이 하이이며, 펄스 신호(YE)가 하이일 때, 선택 신호(S3)는 하이로 변화되고 어드레스 비트 라인(Ai)이 로우이고, 어드레스 비트 라인(Ai)이 로우이고, 펄스 신호(YE)가 하이일 때, 선택 신호(S3)는 하이로 변화된다(사실상, 시간 지연에 의해 초래된 효과가 있다).
상기 반도체 메모리 장치의 각부의 신호 타이밍은 제7도의 트랜지스터도를 참조하여 보다 상세하게 기술된다.
상술된 바와같이, 어드레스 변화가 검출될 경우, 어드레스 변이 검출 회로(16)는 워드 라인 활성화 펄스 신호(XE) 및 열 스위치 회로 활성화 펄스 신호(YE)를 하이로 변화시키고, 잠시후 감지 증폭기 회로 활성화 펄스 신호(SE) 및 프리차져 회로 활성화 펄스 신호(P)를 하이로 변화시킨다. 워드 라인 활성화 프리차져 신호(XE)가 하이 상태로 변화될 경우, 행 어드레스 디코더 회로(17)는 어드레스 신호(A0내지 An)의 하위 비트를 디코딩한다. 상기 디코딩된 값에 대응하는 워드 라인(W)은 펄스 신호(XE)가 로우일 때 로우 상태를 유지하며, 펄스 신호(XE)가 하이일 때 하이 상태로 시프트한다. 물론, 디코딩된 값에 대응하지 않는 워드 라인(W)은 로우로 있게 된다. 시간 지연에 의해 초래된 효과 때문에, 워드 라인(W)이 하이일 때, 프리차져 회로 활성화 펄스 신호(P)는 하이로 변화되고, 워드 라인(W)이 로우일때 펄스 신호(P)도 또한 로우 상태로 변화된다. 비트 라인 (BL,) 및 데이타 라인(DL,) 각각이 펄스 신호(P)가 로우일 때 프리차지 되므로, 이들은 워드 라인(W)이 하이로 변화되기전에 프리차지되고, 워드 라인(W)이 하이 상태일때 거기에는 전하가 전혀 공급되지 않는다.
상술된 바와같이, 워드 라인(W)이 하이 상태로 변화되고, 프리차징이 전혀 실행되지 않으면, 하이로 변화된 워드 라인(W)에 대응하는 메모리 셀이 선택되며, 상기 선택된 메모리 셀의 데이타가 비트 라인쌍(BL/)으로 출력된다. 이 경우, 메모리 셀 내에 저장된 데이타에 따라서, 비트 라인(BL/)중 하나의 전위가 감소된다. 그후, 워드 라인(W)이 하이에서 로우 상태로 변화될때, 프리차징이 다시 시작되고, 전위가 한번 낮아졌던 비트 라인이 그것의 원래 전위로 다시 되돌아간다.
참언하면, 열 스위치 선택 신호(S)가 열 어드레스 디코더 회로(18)에 의해 하이로 변화될 경우, 제3트랜지스터(M13)는 선택 신호(5)에 대응하는 상기 열 스위치회로에서 턴온된다. 이 상태에서, 제1 및 제2트랜지스터(M11및 M12)가 차동 증폭 회로를 구성하므로, 그들 드레인 전위간의 차는 결국에 게이트 전위간의 증폭된 차, 즉, 비트 라인(BL,)간의 증폭된 전위차가 된다. 여기에서, 3개의 트랜지스터(M11내지 M13)에 대한 공통 접속점(N1)의 전위가 VN1이고, 각각의 비트 라인(BL,)의 전위가 각각 VBL, VBL이고, 각 데이타 라인(DL,)의 전위는 각각 VN1과 VDL라고 가정하자. 그때, VBL-VN1＞V-VN1일 경우, VDL＜V이고, VBL-VN1＜VBL-VN1일 경우, VDL＞V이다. 따라서, 선택된 비트 라인쌍(BL/)의 증폭된 신호가 데이타 라인쌍(DL/)에 전달된다. 데이타 라인쌍(DL/)의 상기 변화는 감지 증폭 회로(15)에 의해 증폭되고, 데이타 래치/출력 버퍼 회로(19)와 출력 단자(Dout)를 거쳐 외부로 출력된다
상기 반도체 메모리 장치에 있어서, 열 어드레스 버퍼 회로(18)로부터의 선택 신호(S)가 워드 라인(W)이 하이로 변하될때 하이로 변화되므로, 상기 메모리 셀 내부의 데이타 내용이 감지 증폭 회로(15)에 정상적으로 전달된다. 더우기, 열 스위치 회로 활성화 펄스 신호(YE)가 로우일때, 모든 선택 신호(S)는 로우로 변화된다. 모든 선택(S)가 로우일 경우, 모든 열 스위치 회로의 제3트랜지스터(M13)는 차단되고 프리차져 회로(14)로부터의 전류는 흐르지 않는다. 단지 펄스 신호(YE)가 하이일 때, 전류는 상기 열 스위치회로에서 소모되고, 이 전류 소모는 제1도에 도시된 종래의 반도체 메모리 장치에 비해 크게 감소될 수 있다. 이 경우, 펄스 신호(YE)의 폭이 사이클 타임에 일반적으로 의존하지 않으므로, 비록 사이클 시간이 증가된다하더라도, 평균 전류 소모는 증가되지 않는다. 더우기, 이 반도체 메모리 장치에서 상기 열 스위치회로는 단지 3개의 NMOS 트랜지스터(M11내지 M13)에 의해 구성되기 때문에, 상기 열 스위치 회로에 의해 점유된 영역도 또한 증가되지 않는다
다음, 본 발명의 제2실시예에 다른 반도체 메모리 장치가 이하 설명된다. 비록 이러한 형태의 반도체 메모리 장치가 상기 설명되 제1실시예와 기본적으로 유사하다하더라도, 그것은 열 스위치(331및 332)와 열디코더 디코더 회로(38)의 배열 뿐만 아니라, 열 스위치 회로 활성화 펄스 신호(YE)가 어드레스 변이 검출회로(36)로부터 출력될때의 타이밍에서 후자와 다르다. 메모리 셀(311내지 314), 프리차져 회로(321, 322및 34), 감지 증폭기 회로(35), 행 어드레스 디코더 회로(37) 및 데이타 래치/출력 버퍼 회로(39)는 제1실시예의 그것들과 유사하다.
각각의 열 스위치 회로(331및 332)가 설명된다. 이들 열 스위치 회로는 각각 4개의 MMOS 트랜지스터(M21내지 M24)로 구성된다. 비트 라인쌍(BL/)중 하나의 비트 라인(BL)이 제1트랜지스터(M21)의 게이트에 접속되고, 트랜지스터(M21)의 드레인이 데이타 라인쌍(DL/)중 하나의 데이타 라인(DL)에 접속된다. 다른 비트 라인(BL)이 제2트랜지스터(M22)의 게이트에 접속되고, 트랜지스터(M22)의 드레인이 다른 데이타 라인(DL)에 접속된다. 2개의 트랜지스터(M21및 M22)의 소스는 공통으로 접속된다. 접지점과 공통 접속점(N2)사이의 중간부분은 제3 및 제4트랜지스터(M23및 M24)에 의해 접속된다. 제3 및 제4트랜지스터(M23및 M24)는 직렬로 접속되고, 제3트랜지스터(M23)는 접지점 측에 제공된다. 열 스위치 선택신호(S)는 열 어드레스 디코더 회로(38)로부터 제3트랜지스터(M23)의 게이트로 출력된다. 열 스위치 회로 활성화 펄스 신호(YE)는 어드레스 변이 검출 회로(36)로부터의 제4트랜지스터(M24)의 게이트로 입력된다. 펄스 신호(YE)는 복수개의 열 스위치 회로의 제4트랜지스터(M24)에 공통으로 입력된다. 본 기술에 숙련된 사람들에 의해 쉽게 이해되는 바와같이, 제3 및 제4트랜지스터(M23및 M24)는 교호될 수 있다
제1실시예에 대한 열 스위치 회로와 비교하여, 이 경우, 제4트랜지스터는 제1, 제2트랜지스터의 공통 접속점과 제3트랜지스터 사이에 삽입된다. 결과적으로, 제1, 제2트랜지스터(M21, M22)는 제3 및 제4트랜지스터(M23및 M24) 모두가 턴 온 될때 차동 증폭기를 구성한다.
각 신호가 어드레스 변이 검출 회로(36)로부터 출력되는 타이밍이 제10도의 타이밍도에 도시되어 있다. 어드레스 변이 검출 회로(36)에서, 워드 라인 활성화 펄스 신호(XE)보다 늦은, 열 스위치 회로 활성화 펄스 신호(YE)가 감지 증폭 회로 활성화 펄스 신호(SE)와 프리차져 회로 활성화 펄스 신호(P)와 사실상 같은 타이밍에서 출력된다. 예컨대, 위와 같은 어드레스 변이 검출 회로(36)로서, 감지 증폭 회로 활성화 펄스 신호(SE) (상술된 종래의 어드레스 변이 검출 회로에 대한)를 출력하기 위한 회로의 용량이 증가되고, 그것으로부터의 출력이 감지 증폭 회로 활성화 펄스 신호(SE)용의 한 출력과 열 스위치 회로 활성화 펄스신호(YE)에 대한 다른 출력으로 분기되는 어드레스 변이 검출 회로가 사용될 수 있다.
상술된 종래의 열 어드레스 디코더 회로에서와 같이, 열 어드레스 디코더 회로(38)는 열 스위치 선택 신호(S)상의 상위 어드레스 비트의 상태를 직접적으로 반영한다. 상위 비트가 한 특정 열을 나타내는 값을 가질때, 그 열에 대응하는 선택 신호(S)는 항상 하이로 변화되고, 나머지 열에 대응하는 선택 신호(S)는 로우로 변환된다. 제11도는 4개의 열 스위치 회로 선택 신호(S0내지 S3)를 출력하기 위한 열 어드레스 디코더 회로(38)의 배열의 일예를 도시한다. 디코더 회로(38)는 그 내부에 4개의 신호 라인(Q1내지 Q4)을 제공하고, 6개의 인버터(I11내지 I16)와 4개의 NAND 게이트(NA11내지 NA14)를 갖는다. 어드레스 비트 라인(Ai)은 신호 라인(Q1)과 인버터(I11)의 입력에 접속된다. 이 인버터(I11)의 출력은 신호 라인(Q2)에 접속된다. 다른 어드레스 비트 라인(Ai+1)은 신호 라인(Q3)과 인버터(I12)의 입력에 접속되고, 인버터(I12)의 출력은 신호 라인(Q4)에 접속된다.
NAND 게이트(NA11)와 인버터(I13)는 선택 신호(S0)에 대응한다. 신호 라인(Q1및 Q3)은 NAND 게이트(NA11)의 입력에 접속되고, 그것의 출력은 인버터 (I13)의 입력에 접속된다. 인버터(I13)의 출력은 선택신호(S0)로서 외부에 출력된다. 전술한 설명으로부터 명백한 바와같이, 선택 신호(S0)는, 신호 라인 Q1또는 Q3가 하이일때, 하이로 변화되고, 그렇지 않으면, 로우로 변화된다. 다시말해, 어드레스 비트 라인(Ai및 Ai+1)이 모두 하이 상태일때, 선택 신호(S0)는 하이로 변화된다. 마찬가지로, 선택 신호(S1내지 S3)는 어드레스 비트 라인(Ai및 Ai+1)에 의해 표시된 간에 의존하여 하이 또는 로우로 변화된다. 이 경우, 단지 하나의 선택 신호(S)만이 동시에 하이로 변화된다.
다음, 이 반도체 메모리 장치에서의 각 부분의 신호 타이밍이 제10도의 타이밍도를 참조하여 더 상세하게 기술된다.
어드레스 변화가 검출될때, 상기 설명된 바와같이, 워드 라인 활성화 펄스 신호(XE)는 먼저 하이로 변화되고, 조금 후, 감지 증폭 회로 활성화 펄스 신호(SE), 프리차져 회로 활성화 펄스 신호(P)와 열 스위치 회로 활성화 펄스 신호(YE)가 각각 하이로 변화된다. 워드 행 활성화 펄스 신호(XE)가 하이로 변화될 경우, 상술된 실시예에서와 같이, 행 어드레스 디코더 회로(37)에 의해 디코딩된 값에 대응하는 워드 라인(W)은 하이로 변화되어 프리차아징이 불가능하게 된다. 그후, 하이로 변화된 워드 라인(W)에 대응하는 메모리 셀 내에 저장된 데이타는 비트 라인쌍(BL/)으로 출력된다. 이 경우, 메모리 셀 내에 저장된 데이타 의존하여, 비트 라인(BL/)중 하나의 전위는 낮아지게 된다. 그후, 워드 라인(W)이 로우에서 하이로 변화될때, 프리차아징이 다시 시작되고, 전위가 일단 낮아졌던 비트 라인이 또한 그것의 원래의 전위로 되돌아간다
입력된 어드레스에 대응하는 열 스위치 선택 신호(S)가 열 어드레스 디코더 회로(38)에 의해 항상 하이로 변화되고, 제3트랜지스터(M23)는 선택 신호(S)에 대응하는 열 스위치 회로에서 턴 온 된다. 그러나, 상기 열 스위치 회로에서, 제3 및 제4트랜지스터(M23및 M24)가 직렬로 제공되기 때문에, 제4트랜지스터(M24)가 턴온되지 않는한 그것들은 차동 증폭 회로로서 기능을 하지 않는다. 열 스위치 활성화 펄스 신호(YE)는 각각의 제4트랜지스터(M24)의 게이트에 제공되고, 제4트랜지스터(M24)는 상기 펄스 신호(YE)가 하이일때의 타이밍에서만 턴온된다. 제3 및 제4트랜지스터(M23및 M24)가 동시에 턴 온 되는 것은 상기 열 스위치 회로에 대응하는 선택 신호(S)가 하이이고, 펄스 신호(YE)가 하이일때이다. 펄스 신호(YE)가 하이일때, 선택된 워드 라인(W)이 또한 하이이므로, 상기 선택된 메모리 셀 내부의 데이타는 비트 라인쌍(BL/)을 거쳐 데이타 라인쌍(DL/)으로 정상적으로 전달된다. 데이타 라인쌍(DL/)의 변화는 감지 증폭 회로(35)에서 증폭되고, 데이타 래치/출력 버퍼 회로(39)와 출력 단자(Dout)를 거쳐 외부로 출력된다.
상기 반도체 메모리 장치에 있어서, 전체적으로 고려해볼때, 상기 열 스위치 회로의 제3 및 제4트랜지스터는 워드 라인(W)이 상기 선택된 열 스위치 회로에서 하이로 변화되는 것과 동시에 턴 온된다. 그러므로, 프리차져 회로에서부터 전류는 전혀 흐르지 않으며, 그에 따라 제1실시예에서 처럼, 상기 전류 소모는 제1도에 도시된 종래의 것과 비교하여 크게 감소된,다. 제1 및 제2실시예를 서로 비교하여 볼때, 전자에서 비록 NMOS 트랜지스터의 수가 각 열 스위치 회로에 대해 작더라도, 상기 열 어드레스 디코더 회로의 배열이 복잡하게 된다는 것을 알 수 있다.
첨부된 반도체 메모리 장치의 변형 및 수정이 상기 기술에 숙련된 사람에게 명백해 질 것은 분명하다. 이러한 모든 수정 및 변형이 첨부된 청구범위내에 포함되어 진다.

Claims (9)

  1. 반도체 메모리 장치에 있어서, 매트릭스 형태로 배치된 복수개의 메모리 셀과; 데이타 라인쌍과; 각각 한 특정 열에 대응하는 복수개의 비트 라인쌍과; 각각 한 특정 행에 대응하는 복수의 워드 라인과; 상기 각각의 비트 라인쌍상에 대하여 대응하는 비트 라인쌍에 한 단부가 접속되고, 다른 단부가 상기 데이타 라인쌍에 접속되게 제공되어 상기 대응 비트 라인쌍의 라인사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키는 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차져 회로와; 열 어드레스 신호 또는 행 신호에서의 임의의 변화에 응답하여 출력 펄스 신호를 발생시키는 어드레스 변이 검출 회로; 및 상기 열 어드레스 신호에 따라 상기 열 스위치 회로중 하나를 선택하도록 선택 신호를 발생시키는 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀이 상기 비트 라인쌍중 하나와, 상기 워드 라인중 하나에 연결되며, 상기 워드 라인들중 하나는 상기 행 어드레스 신호에 따라 선택되며, 상기 선택 신호에 의해 선택된 상기 열 스위치 회로는 상기 출력 펄스 신호가 활성 상태에 있을때 작동되며, 그에 따라 상기 선택된 열 스위치 회로가 소정의 주기동안 작동되며 최소한 상기 행 어드레스 신호가 변화할때 상기 소정의 주기후 정지되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서, 매트릭스 형태로 배치된 메모리 셀과; 데이타 라인쌍과; 각각 한 특정 열에 대응하는 복수개의 비트 라인쌍과; 각각 한 특정 링에 대응하는 복수개의 워드 라인들과; 각각 상기 비트 라인쌍에 대해, 한 단부가 대응하는 비트 라인쌍에 연결되고, 다른 단부가 상기 데이타 라인쌍에 연결되도록 제공되어, 한 선택 신호가 입력될 때 상기 대응하는 비트 라인쌍의 라인들 사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키는 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전시키는 복수개의 프리차져 회로와; 제어 펄스 신호를 순차적으로 발생시키기 위해 행 어드레스 신호 또는 열 어드레스 신호에서의 임의의 변화를 검출하는 어드레스 변이 검출 회로; 및 상기 열 어드레스 신호에 따라 상기 각각의 열 스위치 회로를 선택적으로 제어하도록 상기 선택 신호를 발생시키는 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀이 상기 비트 라인쌍중 하나와 상기 워드 라인중 하나에 접속되며, 상기 워드 라인들중 하나가 상기 행 어드레스 신호에 따라 선택되고, 상기 열 어드레스 디코더 회로가 열 어드레스 비트의 디코딩 신호 및 상기 제어 펄스 신호중 소정의 하나에 따라 상기 선택 신호를 출력하며, 그에 따라 선택된 상기 스위치 회로가 소정의 주기 동안 작동되며 최소한 상기 행어드레스 신호가 변할 경우 상기 소정의 주기후 정지(disable)되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 각각의 열 스위치 회로가 입력으로서 상기 대응하는 비트 라인쌍을, 출력으로서 상기 데이타 라인쌍을 사용하는 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 각각의 열 스위치 회로가, 상기 데이타 라인쌍의 각 라인과 공통 노등 사이에 제공된 제1 및 제2트랜지스터를 포함하며, 그에 따라 이들 각각의 트랜지스터가 상기 대응하는 비트 라인쌍에 의해 게이트-제어될 수 있으며, 상기 공통 노드와 방전 위치 사이에 제공된 제3트랜지스터를 또한 포함함으로써, 이 제3트랜지스터가 상기 선택 신호에 의해 게이트-제어되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1, 제2 및 제3트랜지스터 모두가 N-채널 MOS 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 매트릭스 형태로 배치된 복수개의 메모리 셀과; 데이타 라인쌍과; 한 특정 열에 대응하는 복수개의 비트 라인쌍과; 상기 각각의 비트 라인쌍에 대해 한 단부가 대응하는 비트 라인쌍에 연결되고 다른 단부가 상기 데이타 라인쌍에 접속되므로 제공되어 선택 신호가 입력될 때 상기 대응하는 비트 라인쌍의 라인들 사이의 전위차에 따라 상기 데이타 라인쌍의 라인들 사이의 전위차를 변화시키는 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전시키는 복수개의 프리차져 회로와; 제어 펄스 신호를 순차적으로 발생시키기 위해 어드레스 변화를 검출하는 어드레스 변이 검출 회로; 및 상기 열 스위치 회로를 각각 선택적으로 제어하기 위해 상기 선택 신호를 발생시키는 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀은 상기 비트 라인쌍중 하나에 접속되고, 상기 열 어드레스 디코더 회로는 상기 제어 펄스 신호중 소정의 하나와 열 어드레스 비트의 디코딩 신호에 따라 상기 선택 신호를 출력하며, 상기 각각의 열 스위치회로가 상기 데이타 라인쌍의 각각의 라인과 공통 노드 사이에 제공된 제1 및 제2트랜지스터를 포함하므로써, 이 제1 및 제2트랜지스터가 상기 대응하는 비트 라인쌍의 각각의 라인에 의해 게이트-제어될 수 있으며, 상기 공통 노드와 방전 포인트 사이에 제공된 제3트랜지스터를 또한 포함함으로써, 상기 제3트랜지스터가 상기 선택 신호에 의해 게이트-제어되며, 상기 소정의 제어 펄스 신호가 상기 프리차져 회로의 동작을 차단시키도록 펄스 신호에 앞서 상기 어드레스 변이 검출 회로부터 출력는 것을 특징으로 하는 반도체 메모리 장치.
  7. 매트릭스 형태로 배치된 복수개의 메모리 셀과; 데이타 라인쌍; 각각 한 특정 열에 대응하는 복수개의 비트 라인쌍과; 상기 각각의 비트 라인쌍에 대하여, 한 단부가 대응 비트 라인쌍에 접속되어 있고 다른쪽 단부가 상기 데이타 라인쌍에 접속되도록 제공되어 선택 신호가 입력될때 상기 대응 비트 라인쌍의 라인사이의 전위차에 따라 상기 데이타 라인쌍의 라인 사이의 전위차를 변화시키는 복수개의 열 스위치 회로와; 상기 데이타 라인쌍을 전기적으로 충전하기 위한 복수개의 프리차져 회로와; 제어 펄스 신호를 순차적으로 발생시키기 위하여 어드레스 변화를 검출하는 어드레스 변이 검출 회로; 및 상기 열 스위치 회로를 각각 선택적으로 제어하기 위하여 열 어드레스 비트의 디코딩 신호에 기초하여 상기 선택 신호를 발생하기 위한 열 어드레스 디코더 회로를 구비하며, 각각의 메모리 셀이 상기 비트 라인쌍 중의 하나에 접속되는 반도체 메모리 장치에 있어서, 상기 열 스위치 회로는 당해 트랜지스터들이 상기 대응 비트 라인쌍의 각 라인에 의해 게이트-제어되도록 상기 데이타 라인쌍과 각 라인과 공통 노드 사이에 제공되어 있는 제1 및 제2트랜지스터와, 상기 공통 노드와 방전 포인트사이에 직렬로 접속된 제3 및 제4트랜지스터로서, 그중 하나는 상기 선택 신호에 의해 게이트 제어되고, 다른 하나는 상기 제어 펄스 신호들중 소정의 하나에 의해 게이트-제어되는 제3 및 제4트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1, 제2, 제3 및 제4트랜지스터 모두가 N-채널 MOS 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서. 상기 소정의 제어 펄스 신호가 상기 프리차져 회로의 동작을 인터럽트하기 위하여 제어 펄스 신호와 실질적으로 동기하여 상기 어드레스 변이 검출 회로에서 출력되는 것을 특징으로 하는 반도체 메모리 장치.
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