JP2692695B2 - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JP2692695B2 JP2692695B2 JP63029638A JP2963888A JP2692695B2 JP 2692695 B2 JP2692695 B2 JP 2692695B2 JP 63029638 A JP63029638 A JP 63029638A JP 2963888 A JP2963888 A JP 2963888A JP 2692695 B2 JP2692695 B2 JP 2692695B2
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- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば、ディジタル画像処理装置における
ラインメモリ（Line Memory）やフレームメモリ（Frame
Memory）に適用して好適なスタティックRAM（Static R
andom Access Memory）に関する。
ラインメモリ（Line Memory）やフレームメモリ（Frame
Memory）に適用して好適なスタティックRAM（Static R
andom Access Memory）に関する。
［従来の技術］ 従来、スタティックRAMとして第３図にそのメモリセ
ルを示すようなものが提案されている。
ルを示すようなものが提案されている。
この第３図において、１はワードラインドライバ（図
示せず）を介して行デコーダ（図示せず）に接続された
ワード線を示し、このワード線１はセル選択トランジス
タをなす絶縁ゲート型電界効果トランジスタ（以下、MO
S FETという）２及び３のゲート電極に接続されてい
る。また、MOS FET2は、そのドレイン電極をメモリ素
子をなすフリップフロップ回路４の反転出力端子に接
続されると共に、そのソース電極を列デコーダ（図示せ
ず）によって制御される列選択スイッチ（図示せず）を
介してセンスアンプ（図示せず）に接続された一方のビ
ット線５に接続されている。また、MOS FET3は、その
ドレイン電極をフリップフロップ回路４の非反転出力端
子Ｑに接続されると共に、そのソース電極を列デコーダ
によって制御される列選択スイッチを介してセンスアン
プに接続された他方のビット線６に接続されている。
示せず）を介して行デコーダ（図示せず）に接続された
ワード線を示し、このワード線１はセル選択トランジス
タをなす絶縁ゲート型電界効果トランジスタ（以下、MO
S FETという）２及び３のゲート電極に接続されてい
る。また、MOS FET2は、そのドレイン電極をメモリ素
子をなすフリップフロップ回路４の反転出力端子に接
続されると共に、そのソース電極を列デコーダ（図示せ
ず）によって制御される列選択スイッチ（図示せず）を
介してセンスアンプ（図示せず）に接続された一方のビ
ット線５に接続されている。また、MOS FET3は、その
ドレイン電極をフリップフロップ回路４の非反転出力端
子Ｑに接続されると共に、そのソース電極を列デコーダ
によって制御される列選択スイッチを介してセンスアン
プに接続された他方のビット線６に接続されている。
ここに、フリップフロップ回路４は、２個のインバー
タ７及び８からなり、インバータ７の入力端子及びイン
バータ８の出力端子を反転出力端子に共通接続すると
共にインバータ７の出力端子及びインバータ８の入力端
子を非反転出力端子Ｑに共通接続し、インバータ７及び
８の出力信号をそれぞれインバータ８及び７にその入力
信号として供給することによって定常状態に落ち着くよ
うに構成されている。即ち、かかるフリップフロップ回
路４においては、インバータ７の入力が例えば論理
「０」の場合、その出力、即ち、インバータ８の入力は
論理「１」となり、インバータ８の出力、即ち、インバ
ータ７の入力は論理「０」となって、一方の定常状態に
落ち着く、他方、インバータ７の入力が論理「１」の場
合、その出力、即ち、インバータ８の入力は論理「０」
となり、インバータ８の出力、即ち、インバータ７の入
力は論理「１」となって、他方の定常状態に落ち着く。
タ７及び８からなり、インバータ７の入力端子及びイン
バータ８の出力端子を反転出力端子に共通接続すると
共にインバータ７の出力端子及びインバータ８の入力端
子を非反転出力端子Ｑに共通接続し、インバータ７及び
８の出力信号をそれぞれインバータ８及び７にその入力
信号として供給することによって定常状態に落ち着くよ
うに構成されている。即ち、かかるフリップフロップ回
路４においては、インバータ７の入力が例えば論理
「０」の場合、その出力、即ち、インバータ８の入力は
論理「１」となり、インバータ８の出力、即ち、インバ
ータ７の入力は論理「０」となって、一方の定常状態に
落ち着く、他方、インバータ７の入力が論理「１」の場
合、その出力、即ち、インバータ８の入力は論理「０」
となり、インバータ８の出力、即ち、インバータ７の入
力は論理「１」となって、他方の定常状態に落ち着く。
ところで、かかるメモリセル９を有してなるスタティ
ックRAMを例えばディジタル画像処理装置におけるライ
ンメモリやフレームメモリに使用する場合において、特
に、動画像処理を行う場合には、その再生画像に残像を
残さないようにするため、メモリセル９から所定の画像
データを読み出した後、このメモリセル９を構成するフ
リップフロップ回路４を必ずクリア状態、換言すれば、
フリップフロップ回路４を論理「０」の状態、即ち、非
反転出力端子Ｑ及び反転出力端子がそれぞれ論理
「０」及び論理「１」の状態となるようにセットする必
要がある。
ックRAMを例えばディジタル画像処理装置におけるライ
ンメモリやフレームメモリに使用する場合において、特
に、動画像処理を行う場合には、その再生画像に残像を
残さないようにするため、メモリセル９から所定の画像
データを読み出した後、このメモリセル９を構成するフ
リップフロップ回路４を必ずクリア状態、換言すれば、
フリップフロップ回路４を論理「０」の状態、即ち、非
反転出力端子Ｑ及び反転出力端子がそれぞれ論理
「０」及び論理「１」の状態となるようにセットする必
要がある。
ここに、かかる第３図従来例のスタティックRAMにお
いては、メモリセル９からのデータの読み出しと、フリ
ップフロップ回路４のクリア化とを同一のサイクルで行
うことができないため、メモリセル９からデータを読み
出すためのサイクルとは別にフリップフロップ回路４を
クリア化するためのサイクルを設け、このサイクルでフ
リップフロップ回路４のクリア化を実行している。即
ち、第４図に示すように、データ読み出しのために、或
るメモリセルＡを選択した場合、この選択したメモリセ
ルＡから所定のデータを読み出した後、再び、このメモ
リセルＡを選択し、一方及び他方のビット線５及び６を
それぞれ論理「１」及び論理「０」とし、フリップフロ
ップ回路４に論理「０」を書き込むことによって、この
フリップフロップ回路４のクリア化を達成している。
いては、メモリセル９からのデータの読み出しと、フリ
ップフロップ回路４のクリア化とを同一のサイクルで行
うことができないため、メモリセル９からデータを読み
出すためのサイクルとは別にフリップフロップ回路４を
クリア化するためのサイクルを設け、このサイクルでフ
リップフロップ回路４のクリア化を実行している。即
ち、第４図に示すように、データ読み出しのために、或
るメモリセルＡを選択した場合、この選択したメモリセ
ルＡから所定のデータを読み出した後、再び、このメモ
リセルＡを選択し、一方及び他方のビット線５及び６を
それぞれ論理「１」及び論理「０」とし、フリップフロ
ップ回路４に論理「０」を書き込むことによって、この
フリップフロップ回路４のクリア化を達成している。
［発明が解決しようとする課題］ 上述のように、第３図従来例のスタティックRAMにお
いては、フリップフロップ回路４をクリア化するに際
し、データを読み出すためのサイクルとは別にフリップ
フロップ回路４をクリア化するための独立のサイクルを
設ける必要があり、これが、かかるスタティックRAMの
高速動作の達成を妨げ、特に、画像データの高速処理が
要請される動画像処理を行う場合には、その要請に応え
ることができないという問題点があった。
いては、フリップフロップ回路４をクリア化するに際
し、データを読み出すためのサイクルとは別にフリップ
フロップ回路４をクリア化するための独立のサイクルを
設ける必要があり、これが、かかるスタティックRAMの
高速動作の達成を妨げ、特に、画像データの高速処理が
要請される動画像処理を行う場合には、その要請に応え
ることができないという問題点があった。
尚、この場合、サイクル時間を短くすることで高速動
作の達成を図ることができるが、サイクル時間を短くし
て高速動作を確保するようにスタティックRAMを達成す
る場合には、コストの上昇を招くという問題点があっ
た。
作の達成を図ることができるが、サイクル時間を短くし
て高速動作を確保するようにスタティックRAMを達成す
る場合には、コストの上昇を招くという問題点があっ
た。
本発明は、かかる点に鑑み、メモリ素子をなすフリッ
プフロップ回路をクリア化するために独立したサイクル
を必要とせず、メモリセルからのデータの読み出しと、
フリップフロップ回路のクリア化とを同一サイクル内に
おいて行うことができるようにしたスタティックRAMを
提供することを目的とする。
プフロップ回路をクリア化するために独立したサイクル
を必要とせず、メモリセルからのデータの読み出しと、
フリップフロップ回路のクリア化とを同一サイクル内に
おいて行うことができるようにしたスタティックRAMを
提供することを目的とする。
［課題を解決するための手段］ 本発明によるスタティックRAMは、その実施例図面第
１図及び第２図に示すように、セル選択トランジスタ
２、３及びクリア入力端子10を有するフリップフロップ
回路11からなるメモリセル12と、メモリセル12から読み
出したデータをラッチするラッチ回路13とを設け、メモ
リセル12から読み出したデータをラッチ回路13によって
ラッチした後、続いて、フリップフロップ回路11のクリ
ア入力端子10を能動状態（アクティブ状態）にすること
によってフリップフロップ回路11をクリア状態となすよ
うにしたものである。
１図及び第２図に示すように、セル選択トランジスタ
２、３及びクリア入力端子10を有するフリップフロップ
回路11からなるメモリセル12と、メモリセル12から読み
出したデータをラッチするラッチ回路13とを設け、メモ
リセル12から読み出したデータをラッチ回路13によって
ラッチした後、続いて、フリップフロップ回路11のクリ
ア入力端子10を能動状態（アクティブ状態）にすること
によってフリップフロップ回路11をクリア状態となすよ
うにしたものである。
［作用］ かかる本発明においては、メモリセル12を構成するフ
リップフロップ回路11は、クリア入力端子10を有してい
るので、このクリア入力端子10を能動状態にすることに
よってフリップフロップ回路11をクリア状態にすること
ができ、また、この動作はデータを読み出すためのサイ
クル中においても、これを行うことが可能である。
リップフロップ回路11は、クリア入力端子10を有してい
るので、このクリア入力端子10を能動状態にすることに
よってフリップフロップ回路11をクリア状態にすること
ができ、また、この動作はデータを読み出すためのサイ
クル中においても、これを行うことが可能である。
そこで、本発明においては、メモリセル12から読み出
したデータをラッチ回路13によってラッチした後、続い
て、フリップフロップ回路11のクリア入力端子10を能動
状態にすることによってフリップフロップ回路11をクリ
ア状態となすようにし、同一サイクル内においてメモリ
セル12からのデータの読み出しと、フリップフロップ回
路11のクリア化とを図るようにし、第３図従来例のよう
に、フリップフロップ回路11をクリア状態にするため
に、独立のサイクルを設けることを不要とし、これによ
って、その高速動作の達成を図るようにしている。
したデータをラッチ回路13によってラッチした後、続い
て、フリップフロップ回路11のクリア入力端子10を能動
状態にすることによってフリップフロップ回路11をクリ
ア状態となすようにし、同一サイクル内においてメモリ
セル12からのデータの読み出しと、フリップフロップ回
路11のクリア化とを図るようにし、第３図従来例のよう
に、フリップフロップ回路11をクリア状態にするため
に、独立のサイクルを設けることを不要とし、これによ
って、その高速動作の達成を図るようにしている。
［実施例］ 以下、第１図及び第２図を参照して、本発明によるス
タティックRAMの一実施例につき説明する。尚、この第
１図において、第３図に対応する部分には同一符号を付
し、その重複説明は省略する。
タティックRAMの一実施例につき説明する。尚、この第
１図において、第３図に対応する部分には同一符号を付
し、その重複説明は省略する。
本実施例において、メモリ素子をなすフリップフロッ
プ回路11は、ノア回路14及びインバータ15からなり、ノ
ア回路14の一方の入力端子及びインバータ15の出力端子
を反転出力端子に共通接続し、また、ノア回路14の出
力端子及びインバータ15の入力端子を非反転出力端子Ｑ
に共通接続すると共に、ノア回路14の他方の入力端子を
クリア入力端子10に接続することによって構成されてい
る。そして、セル選択トランジスタをなすMOS FET2及
び３のドレイン電極は、それぞれこのフリップフロップ
回路11の反転出力端子及び非反転出力端子Ｑに接続さ
れる。
プ回路11は、ノア回路14及びインバータ15からなり、ノ
ア回路14の一方の入力端子及びインバータ15の出力端子
を反転出力端子に共通接続し、また、ノア回路14の出
力端子及びインバータ15の入力端子を非反転出力端子Ｑ
に共通接続すると共に、ノア回路14の他方の入力端子を
クリア入力端子10に接続することによって構成されてい
る。そして、セル選択トランジスタをなすMOS FET2及
び３のドレイン電極は、それぞれこのフリップフロップ
回路11の反転出力端子及び非反転出力端子Ｑに接続さ
れる。
このように構成されたフリップフロップ回路11におい
ては、ノア回路14がインバータ15に入力信号を供給し、
インバータ15がノア回路14の一方の入力端子に一方の入
力信号を供給することによって一方又は他方の定常状態
に落ち着くことになり、また、特に、クリア入力端子10
が論理「１」の状態とされたときは、一方の定常状態で
あるクリア状態とされる。
ては、ノア回路14がインバータ15に入力信号を供給し、
インバータ15がノア回路14の一方の入力端子に一方の入
力信号を供給することによって一方又は他方の定常状態
に落ち着くことになり、また、特に、クリア入力端子10
が論理「１」の状態とされたときは、一方の定常状態で
あるクリア状態とされる。
即ち、クリア入力端子10が論理「０」の状態で、ノア
回路14の他方の入力が論理「０」とされている場合にお
いて、ノア回路14の一方の入力が例えば、論理「１」の
場合、その出力、即ち、インバータ15の入力は論理
「０」となり、このときは、インバータ15の出力、即
ち、ノア回路14の一方の入力は論理「１」となるので、
この場合には、このフリップフロップ回路11は一方の定
常状態であるクリア状態となる。
回路14の他方の入力が論理「０」とされている場合にお
いて、ノア回路14の一方の入力が例えば、論理「１」の
場合、その出力、即ち、インバータ15の入力は論理
「０」となり、このときは、インバータ15の出力、即
ち、ノア回路14の一方の入力は論理「１」となるので、
この場合には、このフリップフロップ回路11は一方の定
常状態であるクリア状態となる。
他方、クリア入力端子10が論理「０」の状態で、ノア
回路14の他方の入力が論理「０」とされている場合にお
いて、ノア回路14の一方の入力が例えば論理「０」の場
合、その出力、即ち、インバータ15の入力は論理「１」
となり、このときは、インバータ15の出力、即ち、ノア
回路14の一方の入力は論理「０」となるので、この場合
には、このフリップフロップ回路11は他方の定常状態で
ある論理「１」のデータが書き込まれた状態となる。
回路14の他方の入力が論理「０」とされている場合にお
いて、ノア回路14の一方の入力が例えば論理「０」の場
合、その出力、即ち、インバータ15の入力は論理「１」
となり、このときは、インバータ15の出力、即ち、ノア
回路14の一方の入力は論理「０」となるので、この場合
には、このフリップフロップ回路11は他方の定常状態で
ある論理「１」のデータが書き込まれた状態となる。
また、この状態からクリア入力端子10が論理「１」の
状態とされ、ノア回路14の他方の入力が論理「１」とさ
れると、ノア回路14の出力、即ち、インバータ15の入力
が論理「０」となると共にインバータ15の出力、即ち、
ノア回路14の一方の入力が論理「１」となって、このフ
リップフロップ回路11は再びクリア状態に落ち着くこと
になる。
状態とされ、ノア回路14の他方の入力が論理「１」とさ
れると、ノア回路14の出力、即ち、インバータ15の入力
が論理「０」となると共にインバータ15の出力、即ち、
ノア回路14の一方の入力が論理「１」となって、このフ
リップフロップ回路11は再びクリア状態に落ち着くこと
になる。
また、本実施例においては、ビット線６をセンスアン
プ16の入力端子に接続すると共に、このセンスアンプ16
の出力端子をラッチ回路13の入力端子に接続し、メモリ
セル12から読み出されたデータを増幅してラッチ回路13
に供給できるようになされている。ここに、このラッチ
回路13の制御端子にはラッチパルス入力端子17を介して
第２図に示す論理「１」からなるラッチパルスPRが供給
され、かかるラッチパルスPRが供給されたとき、ラッチ
回路13は、メモリセル12から読み出され、センスアンプ
16を介して供給されているデータをラッチするように構
成されている。
プ16の入力端子に接続すると共に、このセンスアンプ16
の出力端子をラッチ回路13の入力端子に接続し、メモリ
セル12から読み出されたデータを増幅してラッチ回路13
に供給できるようになされている。ここに、このラッチ
回路13の制御端子にはラッチパルス入力端子17を介して
第２図に示す論理「１」からなるラッチパルスPRが供給
され、かかるラッチパルスPRが供給されたとき、ラッチ
回路13は、メモリセル12から読み出され、センスアンプ
16を介して供給されているデータをラッチするように構
成されている。
また、18は、論理「１」からなるクリアパルスPCが入
力されるクリアパルス入力端子を示し、このクリアパル
ス入力端子18は、フリップフロップ回路11のクリアを制
御するクリア制御手段を構成するMOS FET19のゲート電
極に接続されている。そして、このMOS FET19は、その
ドレイン電極をワード線１に接続されると共に、そのソ
ース電極をフリップフロップ回路11のクリア入力端子10
に接続され、クリアパルス入力端子18を介してそのゲー
ト電極にクリアパルスPCが供給されたときに、オン状態
となり、このとき、ワード線１の電圧をクリア入力端子
10に供給して、フリップフロップ回路11をクリア状態に
するように成されている。尚、本実施例において、クリ
アパルスPCは、ラッチパルスPRがラッチ回路13に供給さ
れ、ラッチ回路13が読み出しデータをラッチした後に、
クリアパルス入力端子18に供給される。また、その他に
ついては、従来周知のように構成される。
力されるクリアパルス入力端子を示し、このクリアパル
ス入力端子18は、フリップフロップ回路11のクリアを制
御するクリア制御手段を構成するMOS FET19のゲート電
極に接続されている。そして、このMOS FET19は、その
ドレイン電極をワード線１に接続されると共に、そのソ
ース電極をフリップフロップ回路11のクリア入力端子10
に接続され、クリアパルス入力端子18を介してそのゲー
ト電極にクリアパルスPCが供給されたときに、オン状態
となり、このとき、ワード線１の電圧をクリア入力端子
10に供給して、フリップフロップ回路11をクリア状態に
するように成されている。尚、本実施例において、クリ
アパルスPCは、ラッチパルスPRがラッチ回路13に供給さ
れ、ラッチ回路13が読み出しデータをラッチした後に、
クリアパルス入力端子18に供給される。また、その他に
ついては、従来周知のように構成される。
次に、第２図を参照して、このように構成されたスタ
ティックRAMの動作につき説明する。但し、現在、メモ
リセル12には論理「１」の情報が書き込まれ、フリップ
フロップ回路11の非反転出力端子Ｑ及び反転出力端子
は、それぞれ論理「１」及び論理「０」の状態にされて
いるものとする。
ティックRAMの動作につき説明する。但し、現在、メモ
リセル12には論理「１」の情報が書き込まれ、フリップ
フロップ回路11の非反転出力端子Ｑ及び反転出力端子
は、それぞれ論理「１」及び論理「０」の状態にされて
いるものとする。
先ず、ｔ＝t1で或るメモリセルＡが選択されると行デ
コーダ（図示せず）及びワードラインドライバ（図示せ
ず）を介し、所定時間遅延して、ｔ＝t2でワード線１が
論理「１」の状態とされ、MOS FET2及び３が共にオン
状態とされる。したがって、その後、所定時間遅延し
て、ｔ＝t3でメモリセル12のデータが読み出されて一方
及び他方のビット線５及び６がそれぞれ論理「０」及び
論理「１」の状態とされ、センスアンプ16に書き込まれ
ていたデータである論理「１」がセンスアンプ16に供給
される。
コーダ（図示せず）及びワードラインドライバ（図示せ
ず）を介し、所定時間遅延して、ｔ＝t2でワード線１が
論理「１」の状態とされ、MOS FET2及び３が共にオン
状態とされる。したがって、その後、所定時間遅延し
て、ｔ＝t3でメモリセル12のデータが読み出されて一方
及び他方のビット線５及び６がそれぞれ論理「０」及び
論理「１」の状態とされ、センスアンプ16に書き込まれ
ていたデータである論理「１」がセンスアンプ16に供給
される。
その後、所定時間遅延して、ｔ＝t4でセンスアンプ16
が論理「１」のデータを出力すると、これと同時にラッ
チパルスPRがラッチパルス入力端子17を介してラッチ回
路13の制御端子に供給され、論理「１」のデータがラッ
チ回路13によってラッチされる。このようにして、メモ
リセル12から読み出されたデータがラッチされると、続
いて、ｔ＝t5でクリアパルスPRがクリアパルス端子18を
介してMOS FET19のゲート電極に供給されて、MOS FET
19がオン状態とされ、フリップフロップ回路11のクリア
入力端子10が論理「１」、即ち、ノア回路14の他方の入
力端子が論理「１」とされる。したがって、この場合、
ノア回路14の出力端子が論理「０」、即ち、インバータ
15の入力端子が論理「０」となり、その結果、インバー
タ15の出力端子が論理「１」となり、フリップフロップ
回路11はクリア状態、即ち、その非反転出力端子Ｑ及び
反転出力端子をそれぞれ論理「０」及び論理「１」の
状態とされる。その後、メモリセルＡの選択の終了に応
答して、所定時間遅延してｔ＝t6でワード線１が論理
「０」の状態とされて、１サイクルが終了し、続いて、
次のメモリセルＢがそのデータの読み出しのために選択
される。
が論理「１」のデータを出力すると、これと同時にラッ
チパルスPRがラッチパルス入力端子17を介してラッチ回
路13の制御端子に供給され、論理「１」のデータがラッ
チ回路13によってラッチされる。このようにして、メモ
リセル12から読み出されたデータがラッチされると、続
いて、ｔ＝t5でクリアパルスPRがクリアパルス端子18を
介してMOS FET19のゲート電極に供給されて、MOS FET
19がオン状態とされ、フリップフロップ回路11のクリア
入力端子10が論理「１」、即ち、ノア回路14の他方の入
力端子が論理「１」とされる。したがって、この場合、
ノア回路14の出力端子が論理「０」、即ち、インバータ
15の入力端子が論理「０」となり、その結果、インバー
タ15の出力端子が論理「１」となり、フリップフロップ
回路11はクリア状態、即ち、その非反転出力端子Ｑ及び
反転出力端子をそれぞれ論理「０」及び論理「１」の
状態とされる。その後、メモリセルＡの選択の終了に応
答して、所定時間遅延してｔ＝t6でワード線１が論理
「０」の状態とされて、１サイクルが終了し、続いて、
次のメモリセルＢがそのデータの読み出しのために選択
される。
このように本実施例においては、メモリセル12を構成
するフリップフロップ回路11は、クリア入力端子10を有
いているので、メモリセル12から読み出したデータをラ
ッチ回路13でラッチした後、続いて、フリップフロップ
回路11をクリア状態にすることができ、このため、同一
サイクル内においてメモリセル12からのデータの読み出
しと、フリップフロップ回路11のクリア化とを図ること
ができ、フリップフロップ回路11をクリア化するために
独立のサイクルを設ける必要がない。
するフリップフロップ回路11は、クリア入力端子10を有
いているので、メモリセル12から読み出したデータをラ
ッチ回路13でラッチした後、続いて、フリップフロップ
回路11をクリア状態にすることができ、このため、同一
サイクル内においてメモリセル12からのデータの読み出
しと、フリップフロップ回路11のクリア化とを図ること
ができ、フリップフロップ回路11をクリア化するために
独立のサイクルを設ける必要がない。
したがって、本実施例は、特に、ディジタル画像処理
におけるラインメモリやフレームメモリに適用し、メモ
リセルからデータを読み出した後、このメモリセルを構
成するフリップフロップ回路を必ずクリア状態とする必
要がある動画像処理を行う場合に使用して好適であり、
この場合には、コストの上昇を招くサイクル時間の短縮
化を図らなくとも、画像データの高速処理を図ることが
できる。
におけるラインメモリやフレームメモリに適用し、メモ
リセルからデータを読み出した後、このメモリセルを構
成するフリップフロップ回路を必ずクリア状態とする必
要がある動画像処理を行う場合に使用して好適であり、
この場合には、コストの上昇を招くサイクル時間の短縮
化を図らなくとも、画像データの高速処理を図ることが
できる。
［発明の効果］ 以上のように、本発明によれば、メモリセルをなすフ
リップフロップ回路をクリア入力端子を有するフリップ
フロップ回路で構成し、メモリセルから読み出したデー
タをラッチ回路によってラッチした後、続いて、フリッ
プフロップ回路をクリア状態にするように構成したこと
により、同一サイクル内においてメモリセルからのデー
タの読み出しと、フリップフロップ回路のクリア化とを
図ることができるので、第３図従来例のようにフリップ
フロップ回路をクリア化するために、独立のサイクルを
設ける必要がなく、このため、特に、メモリセルからデ
ータを読み出した後、このメモリセルを構成するフリッ
プフロップ回路を必ずクリア状態にする必要がある動画
像処理を行う場合に使用して好適であり、この場合に
は、コストの上昇をサイクル時間の短縮化を図らなくと
も、その動作の高速化を図ることができるという効果が
得られる。
リップフロップ回路をクリア入力端子を有するフリップ
フロップ回路で構成し、メモリセルから読み出したデー
タをラッチ回路によってラッチした後、続いて、フリッ
プフロップ回路をクリア状態にするように構成したこと
により、同一サイクル内においてメモリセルからのデー
タの読み出しと、フリップフロップ回路のクリア化とを
図ることができるので、第３図従来例のようにフリップ
フロップ回路をクリア化するために、独立のサイクルを
設ける必要がなく、このため、特に、メモリセルからデ
ータを読み出した後、このメモリセルを構成するフリッ
プフロップ回路を必ずクリア状態にする必要がある動画
像処理を行う場合に使用して好適であり、この場合に
は、コストの上昇をサイクル時間の短縮化を図らなくと
も、その動作の高速化を図ることができるという効果が
得られる。
第１図は本発明によるスタティックRAMの一実施例の要
部を示す回路図、第２図は第１図例のスタティックRAM
の動作を示すタイムチャート、第３図は従来のスタティ
ックRAMのメモリセルを示す回路図、第４図は第３図例
のスタティックRAMの動作を示すタイムチャートであ
る。 １……ワード線 2,3……MOS FET 5,6……ビット線 10……クリア入力端子 11……フリップフロップ回路 12……メモリセル 13……ラッチ回路 17……ラッチパルス入力端子 18……クリアパルス入力端子
部を示す回路図、第２図は第１図例のスタティックRAM
の動作を示すタイムチャート、第３図は従来のスタティ
ックRAMのメモリセルを示す回路図、第４図は第３図例
のスタティックRAMの動作を示すタイムチャートであ
る。 １……ワード線 2,3……MOS FET 5,6……ビット線 10……クリア入力端子 11……フリップフロップ回路 12……メモリセル 13……ラッチ回路 17……ラッチパルス入力端子 18……クリアパルス入力端子
Claims (1)
- 【請求項１】セル選択トランジスタ、及びクリア入力端
子を有するフリップフロップ回路からなるメモリセル
と、 上記セル選択トランジスタが駆動されるサイクル内にて
発っせられるラッチパルスの供給により、上記メモリセ
ルから読み出されたデータをラッチするラッチ回路とを
設け、 上記フリップフロップ回路は、上記セル選択トランジス
タが駆動される上記サイクル内において、上記メモリセ
ルから読み出されたデータを上記ラッチ回路がラッチし
た後に上記クリア入力端子に供給されるクリアパルスに
よってクリア状態とされることを特徴とするスタティッ
クRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029638A JP2692695B2 (ja) | 1988-02-10 | 1988-02-10 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029638A JP2692695B2 (ja) | 1988-02-10 | 1988-02-10 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205789A JPH01205789A (ja) | 1989-08-18 |
| JP2692695B2 true JP2692695B2 (ja) | 1997-12-17 |
Family
ID=12281623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029638A Expired - Lifetime JP2692695B2 (ja) | 1988-02-10 | 1988-02-10 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692695B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052888A (ja) * | 1991-06-27 | 1993-01-08 | Kawasaki Steel Corp | ゲートアレイ用メモリセル回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105793A (ja) * | 1984-10-26 | 1986-05-23 | Matsushita Electronics Corp | メモリ装置 |
| JPH0810553B2 (ja) * | 1986-06-13 | 1996-01-31 | 松下電器産業株式会社 | 記憶回路 |
| JPS62298092A (ja) * | 1986-06-17 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体メモリセルおよび半導体メモリ回路 |
-
1988
- 1988-02-10 JP JP63029638A patent/JP2692695B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205789A (ja) | 1989-08-18 |
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