JPS62298092A

JPS62298092A - 半導体メモリセルおよび半導体メモリ回路

Info

Publication number: JPS62298092A
Application number: JP61139119A
Authority: JP
Inventors: Takashi Taniguchi; 隆志谷口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-06-17
Filing date: 1986-06-17
Publication date: 1987-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野）本発明はＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を用いた半導体メモリ回路に関するものである。

（従来の技術）従来よりＭＩＳＦＥＴ′ｔｌ−構成されるＳ　ＲＡＭ（
スタティック型ランダムアクセスメモリ）のメモリセル
は、たとえば第３図（ａ）に示すような構成となってお
り、これを複数個配列してメモリセルアレイを構成する
。

第３図（ｂ）にＳＲＡＭを３Ｘ３個配列した場合の構成
を示す。

第３図（ａ）において、　５１．５２はインバータ回路
。

５３、５４はＮチャンネルトランジスタ、　５５．５６
．５７゜Ｓ８．５９．６０．６１．６２はビット線、６
３．６４．６５．６６はワード線である。

第３図（ｂ）のような回路の構成では、電源投入時の各
メモリセルのデータは不定であり、各ワードごとにデー
タを逐次書き込まないかぎり、意味のあるデータを得る
ことはできない、たとえば、第１番目のワードにデータ
を書き込むためには、まずワード線６４だけを高電位（
以下１１Ｈ”と略す）とし、ビット線５７．５８．５９
．６０．６１．６２に書き込もうとするデータに対応す
る信号を加え、ワード線６４を低電位（以下“Ｌ　１７
と略す）とし、メモリセル６７゜６８、６９のデータが
確定する。こののちワード線６５を“Ｈ”とし第２番目
のワードの書き込みに移り順次各ワードについてデータ
を書き込んでいた。

（発明が解決しようとする問題点）上記従来の回路では、電源投入時の各メモリセルのデー
タ内容は不定であり、各ワードごとにデータを書き込む
必要がある。この場合、書き込むべきワード数が多いと
、長時間の書き込み時間を要する欠点があった。

本発明の目的は、従来の欠点を解消し、簡単な構成で短
時間に各メモリセルのデータを書き換えることができる
半導体メモリ回路を提供することである。

（問題点を解決するための手段）本発明の半導体メモリセルは、入力が他のインバータ回
路の出力に互いに接続されたインバータ回路のそれぞれ
の入力端子に、ゲートが共通にワード線に接続され一端
が一対のビット線にそれぞの接続されたトランスファゲ
ートの他の一端が接続され、ソースが接地されたＮチャ
ンネルＭＩＳＦＥＴあるいはソースが電源に接続された
ＰチャンネルＭＩＳＦＥＴのドレインが、一対のインバ
ータ回路のいずれか一方の入力端子に接続され、ＭＴＳ
ＦＥＴゲートが制御端子として引き出されたものである
。

また、半導体メモリ回路は、半導体メモリセルの制御端
子が接続されているＭＩＳＦＥＴのドレインが、正論理
のビット線側のトランスファゲート、あるいは負論理側
のビット線側のトランスファゲートに、記憶させようと
するデータに対応して、半導体メモリセルを複数個配列
し、ＭＩＳＦＥＴに接続された制御端子を少なくとも２
つ共通に接続したものである。

（作　用）上記構成により、セット端子に接続されたトランジスタ
がＮチャンネルの場合には“Ｈ”の信号をセット端子に
、セット端子がＰチャンネルトランジスタに接続されて
いる場合には“Ｌ　Ｉｔの信号をセット端子に印加する
ことにより、各メモリセルのデータの内容が配列した方
向にあわせて、きわめて短時間に確定することができる
。

（実施例）本発明の実施例を第１図ないし第２図に基づいて説明す
る。

第１図（ａ）は本発明の第１の実施例の半ぷ体メモリセ
ルであり、Ｎチャンネルトランジスタを用いて構成した
ものである。

第１図（ｂ）は第１図（ａ）に示した半導体メモリセル
を配列して３×３のメモリセルアレイを構成したもので
ある。

第１図（ａ）において、１，２はインバータ回路、３．
４．５はＮチャンネルトランジスタであり、Ｎチャンネ
ルトランジスタ５のソースは接地されている。６，７は
ビット線、８はワールド線、９はセット端子であり、１
０．１１は節点である。

ワード線８に１１　Ｌ　ＩＩが印加された状態でセット
端子９に＋１　ＨＩＩの信号が加えられた場合を考える
。ワード線８が“Ｌ　１１の場合には、Ｎチャンネルト
ランジスタ３，４は非導通状態であり、セット端子９が
”　Ｈ’″になると、Ｎチャンネルトランジスタ５は導
通状態になり、節点１０をＩＩ　Ｌ　ＩＩに引き下げよ
うとする。この場合、セット端子９に１４　ＨＨを印加
する前から節点１０が“Ｌ′″である場合には、半導体
メモリセルの内容すなわち、記憶データは維持される。

逆にセット端子９に＋１　ＨＩＩが印加される前から節
点ｉｏが１１８　ＩＩである場合、したがって、節点１
１がＩＩＬ”である場合には、インバータ回路２のＯＮ
抵抗と、Ｎチャンネルトランジスタ５のＯＮ抵抗の比に
より節点１０の電位が決定される。このとき、Ｎチャン
ネルトランジスタ５のＯＮ抵抗が十分に小さくなるよう
にＮチャンネルトランジスタのサイズを決めておけば、
節点１０の電位は下り、インバータ回路１のスレッシミ
ルド電圧より低くなると節点１１は１ＬＬ　ｌ）から１
１　Ｈ）＃に変化し、節点１０は、インバータ回路２に
よりさらに“Ｌ”側に引き下げられて、節点１０が１１
　Ｌ　１１２節点１１が“Ｈ″′の状態で安定する。

以上説明したように、第１図（ａ）の半導体メモリセル
を用いれば、セット端子９に“′Ｈ″の信号を印加する
ことにより、半導体メモリセルの記憶内容を強制的に設
定することができる。

セット端子９に“Ｌ”が印加されている場合を考えると
、この場合には、Ｎチャンネルトランジスタ５は非導通
状態であり、したがって、この状態では、前記第３図（
ａ）の従来のメモリセルと等価であり、従来の半導体メ
モリセルと同様にして、データの書き込み、読み出しが
できる。

第１図（ｂ）の判導体メモリセルアレイにおいて、１２
、１３．１４．１５．１６．１７はビット線、　１８．
１９．２０はワード線、２１はセット端子、　２２．２
３．２４．２５゜２６、２７．２８．２９．３０は第１
図（ａ）のセット端子付半導体メモリセルであり、各半
導体メモリセルのセット端子が共通にセット端子２１に
接続されている。さらにセット端子２１にゲートが接続
されたＮチャンネルトランジスタのドレインは、各ビッ
トにより正論理のビット線１２．１４．１６側のトラン
ジスタゲートに接続されるか、あるいは負論理のビット
線１３．１５．１７側へトランスファゲートに接続され
るかが異なり、どちら側のトランスファゲートに、前記
Ｎチャンネルトランジスタのドレインを接続し、逆にｌ
（１ｊｊの論理値を半導体メモリセルに記録する場合に
は、負論理側のトランスファゲートに、前記Ｎチャンネ
ルトランジスタのドレインを接続する。第１図（ｂ）の
例では、半導体メモリセル２４．２５．２６．２７およ
び２８について正論理側のトランスファゲートに半導体
メモリセル２２．２３゜２５、２９および３０について
負論理側のトランスファゲートに、前記Ｎチャンネルト
ランジスタのドレインが接続されている。このような構
成のメモリセルアレイのセット端子２１に“Ｈｊｌの信
号が印加されると、セット端子２１がゲートに接続され
ているＮチャンネルトランジスタがすべて導通状態にな
り、そのトランジスタのドレインが接続されている節点
の電位が“Ｌ”に引き下げられ、半導体メモリセルに記
録されていたデータが反転あるいは維持される。第１図
（ｂ）の例では各半導体メモリセルのデータは、２２．
２３．２５．２９および３０について“１”となり、２
４．２６．２７および２８についてはｌ（ＯＩ＋となる
。こののちセット端子２１を“Ｌ　Ｉ＋に戻すと、前記
Ｎチャンネルトランジスタは非導通となり、従来の半導
体メモリセルアレイと等価となり、各ワードのデータは
維持され記憶される。すなわち、第１図（ｂ）の例では
、第１のワードが”１１０”、第２のワードが”１００
”、第３のワードが１′０１１”のデータが記憶される
。したがって、メモリセル装置を作成する点で必要とす
るデータの論理値に合わせて、前記Ｎチャンネルトラン
ジスタのドレインの接続を行なうことにより、セット信
号の印加により、各半導体メモリセルの記憶内容を所望
のデータの設定することができる。また、セット端子が
“Ｌ　Ｉ＋になっているかぎりは、従来のＲＡＭと同様
にしてデータの書き換えが可能である。

これまで、セット端子が１つだけの場合について説明し
たが、セット端子を複数作成し、各ワードごと、あるい
は各メモリアレイブロックごとに異なるセット端子に接
続することにより、必要なワードだけ、あるいは必要な
メモリアレイブロックだけのデータの設定が可能となる
。

第２図は、第１図（ａ）の半導体メモリセルのセット端
子にゲートが接続されるトランジスタをＰチャンネルト
ランジスタにした場合の第２の半導体メモリセルの例で
ある。第２図において、３１゜３２はインバータ回路、
３３．３４はチャンネルトランジスタ、３５はＰチャン
ネルトランジスタ、３６．３７はビット線、３８はワー
ド線、３９はセット端子、４０゜４１は節点である。こ
の場合には、セット端子３９に１１　Ｌ　＋Ｉを印加す
ることにより、Ｐチャンネルトランジスタ３５が導通状
態になり、節点４１を１１　Ｈ１１に引き下げようとす
る。このとき、Ｐチャンネルトランジスタ３５のＯＮ抵
抗と、インバータ回路３１の○Ｎ抵抗との比で決定され
る節点４１の電位がインバータ回路３２のスレッショル
ド電圧より高くなるように、Ｐチャンネルトランジスタ
３５のサイズを決めておけば、インバータ回路３１．３
２の増幅作用により、節点４０は“Ｌ″２節点４１は“
ＨＩｊとなり安定する。

またセット端子３９が“Ｈ”の場合には、Ｐチャンネル
トランジスタ３５は非導通となり、従来のＲＡＭとして
動作する。したがって、この場合にもセット端子３９に
セット信号を加えることにより、半導体メモリセルの内
容を強制的に設定することができ、さらに従来のＲＡＭ
と同様に動作させることができる。

第２図の半導体メモリセルを第１図（ｂ）の半導体メモ
リセルの代わりに用いることにより、第１図の場合と同
じように動作させることができる。

以上の実施例では、メモリセルアレイのセット端子に接
続されるトランジスタとして、同じ導電型のものについ
て述べたが、ＮチャンネルトランジスタとＰチャンネル
トランジスタを同じメモリアレイの中で用いてもよい。

（発明の効果）本発明によれば、きわめて簡単な構成で、各メモリセル
のデータを強性的にあらかじめ決めておいたデータに非
常に短時間に書き換えることができ、さらに従来のＲＡ
Ｍのように書き込みもでき、実用的な効果は大なるもの
がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例の半導体メモリセル
回路図、第１図（ｂ）は、第１図（ａ）の半導体メモリ
セルを配列して構成したメモリアレイ回路図、第２図は
本発明の第２実施例の半導体メモリセル回路図、第３図
（ａ）は従来の半導体メモリセル回路図、第３図（ｂ）
は、第３図（ａ）の半導体メモリセルを配列して構成し
たメモリアレイ回路図である。１　、２．３１．３２・・・インバータ回路、　　３゜
４、５．３：３．３４・・・Ｎチャンネルトランジスタ
、　　６　、７　、１２．１３．１４．１５．１６．１
７゜３６、３７・・・ビット線、　　８　、１８．１９
．２０．３８・・・ワード線、　　　９，２１．３９・
・・セット端子、１０、１１．４０．４１・・・節点、
　２２．２３．２４．２５゜２６、２７．２８．２９．
３０・・・メモリセル、　３５・・・Ｐチャンネルトラ
ンジスタ。特許出願人　松下電器産業株式会社第１図（ａ）８−’７−ド木東第１図（ｂ）２２．２３．２４．２５．２６．２７２８．２９．３０
、−−メモリｔＩシ第２図

Claims

【特許請求の範囲】

（１）入力が他のインバータ回路の出力に互いに接続さ
れた一対のインバータ回路のそれぞれの入力端子に、ゲ
ートが共通にワード線に接続され、一端が一対のビット
線にそれぞれ接続されたトランスファゲートの他の一端
が接続され、ソースが接地されたＮチャンネルＭＩＳＦ
ＥＴあるいはソースが電源に接続されたＰチャンネルＭ
ＩＳＦＥＴのドレインが、前記一対のインバータ回路の
いずれか一方の入力端子に接続され、前記ＭＩＳＦＥＴ
のゲートが制御端子として引き出されていることを特徴
とする半導体メモリセル。
（２）半導体メモリセルの制御端子が接続されているＭ
ＩＳＦＥＴのドレインが、正論理のビット線側のトラン
スファゲート、あるいは負論理側のビット線側のトラン
スファゲートに記憶させようとするデータに対応して、
前記半導体メモリセルを複数個配列し、前記ＭＩＳＦＥ
Ｔに接続された制御端子を少なくとも２つ共通に接続し
たことを特徴とする特許請求の範囲第（１）項記載の半
導体メモリ回路。