JPS60150285A - 集積回路メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は集積回路メモリに関するものであって、更に詳
細には、周辺回路を含むスタティックＲＡＭに関するも
のである。

半導体メモリには２つの基本的な形がある。第１のもの
はダイナミックランダムアクセスメモリすなわちダイナ
ミックＲＡＭであって、データをセル中に短時間だけ記
憶する形のものである。このようなダイナミックＲＡＭ
セル中でのデータ記憶する時間は短かいため、リフレッ
シュを必要とする。

半導体メモリの第２の形のものは、リフレッシユグ必要
としないスタティックＲＡＭである。ダイナミックＲＡ
ＭにくらべるとスタティックＲＡＭの欠点は、スタティ
ックＲＡＭの方がダイナミックＲＡＭよりも広い半導体
表面領域を占有するということである。

現存する従来のスタティックＲＡＭ装置はメモリへデー
タを記憶するという簡単な作業を行う。もしこのメモリ
を、パイプラインやパリティの機能を行うことを必要と
するシステム中に用いる時に、は、それら付加的機能を
実行させるための付加回路を設けなければならない。現
存する現在のスタティックＲＡＭの例としてはインテル
社の２１４７Ｈがあり、それについてはインテル社の部
品データカタログ１９８２年版の１−４４頁から１−４
７頁に述べられている。

しかしながら、スマートなメモリを得ることは大いに望
まれている。すなわち、例えばインテル社２１４７Ｈの
ようなメモリをシステム中に用いる時には、同じボード
上で書込み防止、パリティ発生及びチェックのような機
能を行わせなければならない。ある場合、例えば書込み
防止の場合には、このことはそれらの機能がうまく実行
されないだけであることを意味する。他の場合、例えば
パリティ発生及びチェックの場合には、ボード設計がよ
り複雑になり、同一ポーＶ上に本質的に付加的な論理回
路を設計しなげればならないということを意味する。こ
のことは更に、最初から新しいシステムを設計すること
はより困難であり、稼動しているプロトタイツ装置中に
最初からの設計を開発することもより困難であり・、生
産用の設計を短時間に開発することもより困難であると
いうことを意味する。このことは更に、存在する設計中
に（例えば当面考えている以上にメモリ容量を増大する
こと）変更を行うことはより困難であるということを意
味する。

このように本発明の目的はスマートな集積回路メモリ、
すなわちパリティ発生及びチェックのような低レベルの
制御機能をオンチップで簡便に行うことのできるメモリ
を得ることである。

しかしながら、集積回路メモリチップ上へ低レベル制御
機能を導入することを始めると、選択の問題が発生する
。すなわち、単一のチップ上へ含めることの可能な制御
機能は非常に多数個存在し、システム設計者は正確にど
の機能が望ましいかについて同じ意見にはならない。従
ってＺｌ（低レベルの制御機能を勝手に組込まれた「ス
マート」なチップもまた最適なものではないであろう。

何故なら、システム設計者は、そのチップを彼らのシス
テム中に採用する際に組込まれたその機能を除かなけれ
ばならないからである。

従って、本発明の目的は、各種の低レベル制御機能の組
込みあるいは取はすしをプログラムできるようになった
スマートな集積回路メモリを得ることである。

更に、低レベル制御機能のいくつかは、それ自身固有の
プログラム可能性を必要とする場合がある。例えば８に
語を含むメモリチップが各々１Ｋまたはメンプレンを含
む８個のブロックに区分されて各ゾロツクが書込み防止
プログラムできるようになったゾロツクでの書込み防止
機能、またはその書込み防止機能を除去することができ
ることによって動作における大きな柔軟性が得られる。

それは、この書込み防止がシステムの動、作中に容易に
再調整できれば、記憶されているデータが外部からの擾
乱によるシステムレベルでのエラーに対する最大の安全
性を保証することができるためである。

このように、本発明の目的は、低レベルのプログラム可
能な制御機能をチップ上において実現できる集積回路メ
モリを得ることである。

これらの低レベル制御機能の精確な特性によって、それ
らをチップとの間で読み書きできることが望ましい。す
なわち、複数個のプログラムできる制御機能状態を有す
るチップが正しい制御機能状態にあることを保証するた
めには、そのチップを仕上げ、プログラムできる機能の
すべでの現在の状態を表示する読出しを得ることができ
ることが望ましい。特に、制御機能読出しサイクルなど
に対するシステムタイミングへの付加的な配線や過剰な
要求を行うことをさけるために、通常のメモリ読出しサ
イクルのタイミングを用いてプログラム可能な制御機能
ステータスのそのような読出しを行うことができること
が望ましい。

このように本発明の１つの目的は、通常のメモリ読出し
サイクルと本質的に同じタイミングにある読出しサイク
ルによってステータスの読出しが可能な、プログラム可
能なオンチップの制御機能を備えた集積回路メモリを得
ることである。同様な理由で、通常のメモリ書込みサイ
クルと本質的に同じタイミングでプログラム可能な制御
機能書込みが行えることもまた望ましいため、本発明の
更に１つの目的は、プログラム可能なオンチップ制御機
能のプログラムされたステータスの書込みが通常のメモ
リ書込みサイクルと本質的に同じタイミングを用いて実
行できるようになった、プログラム可能なオンチップ制
御機能を有するメモリを得ることである。

これがもたらす更に別の困難性は、電力供給中断や他の
過渡的な中断によって、システムのプログラム可能なメ
モリチップが不定の状態に変化するという可能性がある
ということである。通常のメモリ読出し特性及び書込み
特性を用いてプログラムされたステータスを読み書きす
る場合には、考えられ水田難性は、現在のプログラムさ
れた制御機能のステータスに関する不確定性のたあに、
これら制御機能の状態を完全な確かさで読み書□きする
ことが不可能になるということである。　゛このように
、本発明の１つの目的は、ナベそのプログラム可能な機
能のステータスが、プログラム可能な制御機能の゛現状
の状態の如何にｂ・かもらず、バーＶ結線されたリセッ
ト信号によってあ（ミまいさなしに定義されることがで
きるようになった、ゾログラム可能なオンチップ制御機
能を有する集積回路メモリを得ることである。　□本発
明のこれら及び他の目的を達成するために、本発明は次
のものを与える。

メモリであって、オンチップの低レベル制御ｉ能を供給
する各種の掘択的に構成可能な周辺回路を含み、また選
択的に構成可能な周辺回路ン制御するためのクロック化
されていない全幅論理レベルの出力を与え、更にアクセ
スされて読出すことのできるぎツ）’ｊａ？記憶する、
構成ＲＡＭ　ｙ含むよ５なメモリ。この場合この構成Ｒ
ＡＭ　中の各セルは２つの出カモ−Ｐを有している。す
なわち、各種の周辺回路への連続的な制御信号として与
えられるデジタルな連続出力と、構成ＲＡＭ中に記憶さ
れている情報を読出すために用いられる選択可能なアナ
ログ出力とである。

このように、デジタルな連続出力は制御信号を供給し、
それはプログラム可能な低レベル制御機能を制御するた
めに（必要ならばバッフアン通して）送られる。他方、
アナログ出力は、センス増幅器ヘパストランジ４夕を通
してｒ−ト出力され、メモリセルの通常の列と同様に、
本質的に通常のＳＲＡＭ読み書きサイクルを用いて通常
の読み書き出力の機能を供与する。本発明の好適実施例
の他の特徴は、これを完成する手助けとなるものである
が、各々の構成ＲＡＭセル中の駆動トランジスタとパス
トランジスタの寸法の選択である。すなわちデジタルな
連続出力へ適当な駆動電流が供給され、アナログ出力（
構成ＲＡＭのビットライン上での）の振幅がリードアフ
タリード（ｒｅａｌ　−ａｆｔｅｒ−ｒθａｄ　）の擾
乱の問題を引き起こす程には大きくないようにする。本
発明のこの好適実施例の別の特徴は、各構成ＲＡＭセル
中にリセットトランジスタン設けることである。それら
のリセットトランジスタはすべてのセルＺ直接的、非平
行的に、あらかじめ定められた状態へ書込むバーＰ結線
を与える。そうして、プログラム可能な制御機能の状態
をあいまいさなしに定義する。

本発明は以下に、ここに述べた好適実施例を主として参
照しながら説明する。すなわちその実施例ではバイト幅
８に×９のスタティックランダムメモリ（ＳＲＡＭ　）
がパリティ発生及びチェック、アドレスパイプライン、
メモリ配列の８ブロツクノ各々に対して書込み防止ステ
ータス２バイトヲ符号化する書込み防止、その他を含む
プログラム可能なオンチップ制御機能を有している。し
かし、本発明は一般に任意の集積回路メモリ中の低レベ
ル制御機能のオンチッププログラム可能性に適用するこ
とができ、更に詳細には任意のＳＲＡＭ中のそのような
プログラム可能性に適用することがで１ きる。

本発明の新規な特長と考えられる特性は特許請求の範囲
に述べられている。しかし、本発明それ自体は、それの
他の特徴及び利点と共に、以下の、図面を参照した詳細
な説明によって最も良く理解できるであろう。

〔好適実施例の説明〕

本発明は、単なるメモリよりもむしろ１つの半導体チッ
プ上のメモリシステムに関するものである。このメモリ
システμが高速かつ高性能のシステム中に用いられるた
めに、性能を向上させるたメツ特別な機能が付加されて
いる。メモリシステム機能をこの１つのチップ上へ集積
化することによって、コンピュータシステム中に用いら
れた場合のパッケージ数が減少することになると考えら
れる。全体を通してスター、ティック方式が用いられて
いる。そのために、リフレッシュサイクルが不要となり
、信頼性向上と共に、システムタイミングの柔軟性が増
大している。

本発明やメモリは複雑な支援機能を組込まれて２ いる点で従来のメモリと異なっている。このことが必要
と考えられる理由は、最新の複雑なシステムにおけるス
ルージット増大の要求に適合することと、システム全体
にわたってメモリ支援の負荷を分散させようとするため
である。本発明の好適実施例は各々９ビツトの８，１９
２　（８Ｋ　）語に構成されたスタティックメモリ装置
である。第９番目のビットのために、パリティビラトラ
記憶しておくための付加的メモリチップを必要とせずに
パリティを利用することができる。また、もし必要であ
れば、それケ第９番目のデータビットとすることも可能
である。本発明のメモリはオンチップのパリティチェッ
ク及び発生器を有している。これによって、システム中
に外部論理回路や付加的チップを設けることなしにパリ
ティ機能乞組込むことができる。本発明におけるパリテ
ィはプログラム可能となっている。すなわち、もし必要
であればパリティ機能を停止させてメモリの９ビット全
部を直接アクセスすることもできる。このメモリ配列の
アＰレスを指定するために１６本のア「レスラインが用
いられる。

本発明のまた１つの特別な機能は書込み防止回路である
。このことによって、あやまった書込みによってデータ
が破壊されることから、メモリ領域を保護することがで
きる。メモリは１，０２４（１Ｋ）語毎の８つのゾロツ
クに区分されている。

各々のブロックには、書込み防止ファイルと呼ばれる特
別なレジスタがあり、２ビツトが設けられている。１方
のビットは、そのメモリブロックがプロセッサ（ＣＰＵ
、中央演算）装置によって開始される書込みサイクルに
対して保護されるべきであるかどうかを指定するために
用いられる。他のビットは同じ機能ケ、直接メモリアク
セス（ＤＭＡ　）装置によって開始されるサイクルに対
して有している。この機能のために本発明のメモリはよ
り多様な性能をもつことになる。

本発明においては、書込み防止はバイパスさせることが
できる。その場合は、システムは書込み防止ビラトラ制
御する能力を有しない本発明のメモリを用いることもで
きる。更に、テストや他の理由によって、書込み防止ｔ
バイパスして、優先ＩＩＩ　位の高い作業（システムス
ーパバイブやオペレーティングシステム）を行わせるこ
ともできる。

本発明の更に他の特別な機能は、パイプラインモーＰに
よって動作させることができるということである。パイ
プラインモーｒにおいては、アドレスと制御セットアツ
プがメモリアクセスと制御動作にオーバーラツプされる
。パイプラインモーＶにおいては、アドレスと制御信号
がクロック入力の立上り端でサンプリングされる。パイ
プラインレジスタのためにアぜレス及び制御経路を通る
伝搬遅延がすこし増大するけれども、これは他の因子に
よって補償される。まず、アドレス及び制御信号のセッ
トアツゾ時間による遅れは取除かれる。第２にシステム
としてみた場合、プロセッサは次のサイクルのためにア
ぜレス及び制御ラインＺセットアツゾしながら同時に１
つのメモリサネクルからデータの読み書きを行うため、
異なるメモリサイクルからのデータの処理が重なり合う
ことになる。

５ もし望むならば、パイプラインを停止させてシステムタ
イミングを簡単化することができる。非パイプラインモ
ードの動作をもつシステムはパイプラインシステムと同
じスルージット率を達成することはできないが、非パイ
プラインモードでも動作できるということは、本発明の
多様性を増大させる。

もし望むならば、アドレス及び制御ピンを各クロックの
立上り端でサンプリングするパイプラインレジスタ！用
いることによって、パイプライン機能を組込むことがで
きる。別のレジスタ、パリティレジスタを用いていくつ
かの構成においてパリティ機能のパイプライン化を実現
することができる。

パリティ、書込み防止、パイプライン、これらはすべて
使用者によるプログラムが可能である。

これによって、本発明の複数個の種類の型式を用意する
必要がなくなり、あるいはそれ以上の支援バーＰウェア
を作製する必要もなくなる。これら機能のプログラム化
はここにおいて工１０サイクロ ルと仮に呼ぶものによって行われる。Ｉ１０サイクルに
おいては、制御レジスタは、すべての特別な機能の動作
を制御するためにナクセスされる。

制御レジスタは、データ経路が１ビツト幅のみであるこ
とを除いて、実際の８にメモリとほとんど同様にアクセ
スされる。本発明においては１９個の１ビツト幅の制御
レジスタが用いられている。

制御レジスタのうちの６個が構成レジスタ′を形づくっ
ている。それはどの特別機能が働いているかを決めるた
めに用いられる。パリティ、パイプラインタイミング、
書込み防止は、このレジスタ中のビットを変えることに
よってプログラムされる。パリティ出力パラフッ機能も
またプログラム可能である。他の１６個の制御レジスタ
は書込み防止ファイルであって、語の１にゾロツクを重
ね書きから保護するために用いられる。それらの機能に
ついては既に説明した。それらの内容は□、書込み防止
を働かせない場合には無視されるが、後に利用する時の
ために、変わらないで残つ：ている。

書込み防止レジスタはＤＭＡ及びＯＰＵによる保護メモ
リ書込みサイクルの間、メモリ書込みパルスケデート出
力するために用いられる。書込みパルスが阻止された場
合には特定の出力が低レベルとなって書込み失敗を表示
する。

特別な機能Ｙ制御するために必要な工１０す・イクルを
支援することのできないシステム中へ、本発明を利用す
ることも可能である。部分的なあるいはサイクルなしの
制御によるこれらの動作モードは「無音（ダム）」モー
Ｖと呼ぶ。例えばリセットの後、本発明は書込み防止あ
るいはパリティなしの、非パイプラインモーＶでの単純
な８ＫＸ９のメモリとして機能することができる。これ
らのモードについては後に詳述する。

本発明は６本の制御されたラインによって制御される。

どの動作を実行すべきかを定めるための３つのＯＴ（サ
イクル型）ラインがある。それらはチップを駆動するチ
ップ選択（ＯＳ／）、メモリ機能を既知の状態へもどす
ためのリセット（Ｒｓ’ｒ／）、パイプラインモードに
おいてメモリを同期化し、あるいは非パイプラインモー
ドにおいて書込み駆動信号を供給するためのクロック書
込み駆動（ＯＬＫ／Ｗ　Ｐ　）の６つである。ＯＴライ
ンは■１０かメモリサイクルか、読出しか書込みか、Ｄ
ＭＡかＣＰＵ制御のアクセスかを同定する。

ＯＴラインの機能はより詳細に述べる。

このチップ上のピン（Ｒ８Ｔ／　）はメモリシステムを
既知の状態ヘリセットするために用いられる。

メモリ配列の内容は変更されないが、パイプラインレジ
スタはクリアされ、構成レジスタ及び書込み防止レジス
タは既知の状態へ設定される。これによってメモリシス
テムをコールドスタートから信頼性高く立上げ初期化す
ることを可能とする。

本発明のここにとり上げている好適実施例についてより
詳細に説明する。

本発明は第１図に示した配置のように、８ＫＸ９のメモ
リの形に実施するのが望ましい。このメモリは４に×９
の半配列１００に分割され、各々の半配列が９ビツト位
置の各々に出力を有している。各半配列１００は２個の
冗長列２０２を有していることが望ましい。それらは半
配列１００中９ の任意の欠陥列と置換えることができる。その列アケレ
スの１ビツトが右か左の半配列を選択し、その列アドレ
スの他の４ビツトは２段階において別々にアぜレス指定
される。列デ：ｌ−／　ＯＤ　１が下位のビットな復号
化し４本のアＹレスラインへ供給する。４個の一次セン
ス増幅器ＳＡ１　（４列に対応している）の各組が、デ
コーダＯＤ１からの４本のラインによって制御される多
重化スイッチン通して二次センス増幅器８Ａ２へ接続さ
れる。

デコーダＣＤ２が上位ビットな復号化し、各ビット位置
圧対して適切な二次センス増幅器ＳＡ２を選定する。冗
長ゾロツクＲは、溶断フユ、−ズの状態に依って、対広
する手配列中の任意の欠陥列を２つの冗長列の１つで置
換することを可能とする。

パリティ発生及びチェック論理回路ＰＯＧは８ｔツト入
力から第９番目のパリティーットＹ発生し、更に配列か
らの読出された各々の９♂ツトのバイトに対しパリテイ
チェツクン実行する。構成ＲＡＭ回路０１１１ＲＡＭは
８個のメモリブロック（１６ビツト）に対して書込み防
止情報を記憶し、更にパリティ０ チェック、アＰレスパイプライン、及びパリティ妨害出
力信号の付加、的能動性ゾルアップ（ｐｕｌｌ　−ｕｐ
）、のいずれかを選択励起することｔ示すピットを記憶
する。（能動性ゾルアップが励起できなげれば、多重チ
ップが互にワイアーオア（Ｗｉｒｅ−ＯＲ）できるが、
外部プルアップ抵抗が必要である。） ここに述べる好適実施例においては構成調のＣＮＲＡＭ
は短い単列のメモリセルである。ここに述べる好適実施
例においては、２６個のメモリセルが設けられているが
、それらのうち１９個のみが実際にはチップ上の機能を
制御するために用いられている。構成ＲＡＭ　ＣＮＲＡ
Ｍ中の望ましいメモリセルを第４図及び第５図１こ示し
である。すなわち、各メモリセルは望ましくは直接的デ
ジタル出力１１２と、語ライン司、によりゲート制御゛
されるパストランジスタ１０６を通してのアナログ出力
を有している。１対のビットラインＣＢＬとａｍ、Ｂが
設けられて、構成ＲＡＭ中のセルの各々へのゲートアク
セスを供給している。ラインＣＢＬ　（！：　ＣＢＬＢ
は第６に図に示されたセンス増幅器１０８への相補的入
力を供給する。ビットラインＣＢＬ　（！：ＣＢＬＢの
各々はそれぞれ自身の負荷装置ＭＩＤとＭｌｌを有して
おり、ライン乳によってアクセスされたメモリセルの１
つが読出される時は、ＣＢＬ及びＣＢＬＢ上の電圧はデ
ジタル振幅の全幅変化せず、単にセルアクセストランジ
スタ１０６（ビットライン負荷Ｍ１０とＭｌｌへ流れる
電流を制限している）のインピーダンスによる減少分の
変化をみせる。このことは、データ出力ライン１１２と
１１４上ではデジタル信号の全幅変化がみられるが（す
なわち高レベルが供給電圧に等しい）、ビットラインＣ
ＢＬ　（！：　ＣＢＬＢは小さな電圧振幅例えば数百ミ
リボルトの変化しか示さないということを意味する。こ
のことは非常に有利である。

構成ＲＡＭのビットライン上での制限された電圧振幅が
望才しいのは、この構成ＲＡＭがランダムアクセスメモ
リとして機能できなければならないからである。すなわ
ち、チップに対してそれの各種ステータスオプションの
ステータスを決定することを要求した場合、構成ＲＡＭ
内での連続的な読出しサイクルが行われることが多い。

メモリセルの１つから全幅デジタル信号が、これらの特
別な構成ＲＡＭ読出しサイクルの間にビットライン上へ
与えられたとすると、読出し妨害が起りやすい。すなわ
ち、ビットライン上に全幅デジタル信悟がまだ存在する
時に別のセルがアクセスされる呂、そ３ のビットライン上の信号が不注意にアクセスされた上記
第２のセル中へ書きもどされる可能性がある。

このように本発明に用いられる構成調はいくらか通常と
異なる要求を満たさなければならない。

すなわち、制御信号として一定の電圧を供給することが
必要であり、読出しを妨害することなしに望ましくは従
来の高速＋３ＲＡＭタイミングを用いて読み書きができ
ることが必要である。各々本発明に従った２種類の出力
を有するセル列を用いることによって、この問題を有利
ζこ解決することができる。

第２図は、メモリチップ内の構成ＲＡＭのＣＮＲＡＭの
接続ブロック図を示している。３つのビットＣＴＯ１Ｃ
Ｔ１、ＣＴ２がビンからレジスタ２０３を通して受取ら
れ、既に述べたようにサイクル型を示す（すなわちＣＰ
Ｕアクセス、ＤＭＡアクセス、あるいは構成ＲＡＭ中へ
の読み書きのようなオーバヘッド作業）。

構成デコーダ２０４は、上位の行アＰレスピッ４ トＡ８ないしＡ４の５ビツトを受信するように接続され
ており、更に、サイクル型デコーダ２０６からの３本の
復号化されたサイクル型ラインを受けるようＣト接続さ
れている。

この構成ＲＡＭ≠コーダ２０４は特殊設計されており、
２つの構成調モードにおいて異なる作用を有する。ＩＩ
Ｏモードにおいて、デコーダ２０４は、構成ＲＡＭ　Ｃ
ＮＲＡＭ中　０８中の２３個のメモリセルのうちの任意
の１つを個別的に選び、そのセルへの読み／書き作業を
行うために５本のアドレス入力を用いる。メモリモード
においては、書込み防止情報を記憶する構成セルの１つ
がアドレスラインのサブセット（望ましくは３個の最上
位行アドレスビット）及び主メモリのサイクル型制御ラ
インによって選択され、主メモリへのアドレス及び制御
入力が変化した場合にチップへの動的な書込み防止制御
情報を供給することが行われる。この機能は、主メモリ
の８個の指定されたブロックのうちのいずれかに依存し
て、またそのブロックの書込み防止に付随する構成ＲＡ
Ｍセルが１の状態Ｉこ設定されているかどうかに依存し
て、主メモリ書込み作業に対する書込み防止あるいは許
容の機能を提供する。構成ＲＡＭデコーダ２０４は３個
のアドレス入力と主メモリからのサイクル型制御情報を
用いて、各々主ＲＡＭメモリの８個の定められたブロッ
クのうちの１っｌこ対応する８個の構成セルの２つのグ
ループからの情報を復号化する。構成ＲＡＭデコーダと
主調デコーダによって同じアレレスラインが用いられて
いるため、構成ＲＡＭ制御信号と主メモリ動作との同期
が得られる。

第２図はまた、構成ＲＡＭ　ＯＮＲＡＭ　２０８とこの
実施例における他のブロックとの相互接続をも示してい
る。上述の書込み防止出力は構成ＲＡＭ　２６　Ｂから
書込み防止回路２１０へ与えられる。書込み防止回路２
１０は書込みパルスデーｈ２１２　（書込み励起入力ラ
インへ接続されている）を制御し、それは８Ｋ　Ｘ　９
　ＳＲＡＭ配列２１４へ書込み励起ラインを供給する。

（この配列は２個の手配列１００を含むのみでなく、第
１図に示されたようにセンス増幅器ＳＡ　１とＳＡ　２
中にロード（ｒｏａｄ　）デコーダ凹、列デコーダＣＤ
１、ＣＤ２をも有してい発 る。）外部から受けとられたアドレスＡＯ−ＡＩ２はア
ドレスレジスタ２１６を通し、多重化スイッチ２２０を
通して内部パス２２２上へ供給される。

内部バス２２２はそれらのアドレスをＳＲＡＭ　２１４
へ与え、談たそれらアドレスのサブセットを構成レジス
タデコーダ２０４へ供給する。マルチプレクサ２２０は
、構成ＲＡＭ　２０８からの出力の１つであるパイプラ
イン励起信号ｐｒｐＥ２．１８によって制御される。こ
のＰＩＰＥ信号２１８はまたｒ−ト２２８へ与えられる
。このゲート２２８はパイプラインモードの間、ＣＬＫ
／ＷＲクロック及び書込み励起信号をパイプラインクロ
ック２２６として通過させる。この信号はサイクル型デ
コーダ２０６からの出力励起信号ＯＦによってデート出
力を与える。その出力信号はデータ出力バッファ２３２
とパリティビット出力バッファ２３４を駆動する。パリ
ティ復号ブロック２３６は構成調２０８中にたくわえら
れた２個のパリティ選択ビットＰ１とＰ２を復号化し、
６個のパリティ復号７ 化出力ビット２３８をつくり出し、パリティチェックレ
ジスタ２４０を供給され、メモリ配列及びセンス増幅器
２１４によって出力されたパリティビットでパリティチ
ェツクレジス４２４０の出力を多重化するマルチプレク
サ２４２とパリティバッファ２３４へそれら出力ビット
を与える。それら復号化された制御ライン２３８の１つ
もまたマルチプレクサ２４４へ与えられる。マルチプレ
クサはＲＡＭ配列２１４中にたくわえられるべき各バイ
トの第９番目のψットとして、パリティ発生回路２４６
の出力かあるいは１つの入力バイトＤＱ８／Ｐのどちら
かを選択する。Ｎｏｘｒ−）２４８は直接的にサイクル
型ラインＣＴ　Ｏ，−Ｃ’Ｔ　２の１つの状態を検出し
、停止サイクルを表示し、対応する出力信号２５０を供
給する。チツイ選択レジスタ２５２は入力してくるチッ
プ選択信号面をうけとり、リセットレジスタ２５４は入
力してくるリセット信号Ｒ８Ｔをうけとる。

ここに述べる好適実施例の実際の回路は第６ａ図−第３
ｂ図に示されている。第３ａ図、第３ｂ８ 図は、与えられた装置寸法（幅／長さで与えられる）で
つくりあげた構成ＲＡＭ２０８の一例を示す。

この配列は本発明を、３ポルトの供給電圧ＶＤＤを用い
、ＮＭＯ８論理の形で実現したものである。ｒ−トの下
に２つの交叉するラインで示した装置は普通のトランジ
スタであり、０．２ボルト近辺のしきい値電圧を有して
いる。チャネル下にラインを示し、チャネル上の隅に四
角を示したこの装置はディシリ−ジョンモードの装置で
あり−１，２ボルト近辺のしきい値電圧を有している。

チャネル下にラインを示し図中のチャネル端に四角を有
する（例えばメモリセルの各々中に用いられるセル負荷
のような）装置は軽度にディプリートされた装置であっ
て、−０，６ボルトの近辺のしきい値電圧を有する。他
の装置のエンハンスメントモードであり、約０．５ボル
トのもきい値電圧を有している。

復号化されたノードＣＷＬ　ＱないしＣｌ、　１５によ
ってアクセスされる１６個の構成ＲＡＭメモリセルは書
込み防止を制御する。それらのセルのうち８個は信号Ｃ
ＰＵからとり出される信号ＣＰＵＰＲＢによつてアクセ
スされる。信号ＣＰＵはＣＰＵ読出しあるいは書込み作
業が進行していることを表示する。

また他の８個のセルはＤＭＡ信号からとり出される１つ
の信号によってアクセスされる。これらの相補的信号は
上位行アドレスビットＡＸ５（ＡＵ）、ＡＸ　６（ＡＩ
　Ｌ　ＡＸ７．（Ａ２）と共に復号化され、もしビット
０ＶＲＤが低レベルであれば、それら拗１６個のセルの
うちの１つをアクセスする。

各メモリセルは交差接続された１対のインバータを含ん
でいる。それは出力トランジスタＭ２のｒ−トヘ全幅の
デジタル出力を供給する。注意すべきことは、この構成
ＲＡＭ中のこれら１６個のセルのみについて、出力トラ
ンジスタＭ２は多重化トランジスタＭ１と直列に接続さ
れており、それはセルアクセスラインＣＷＬ　Ｏないし
Ｃ！ＷＬ　１５　＃こよって制御されるとい５ことであ
る。すなわち、メモリモードで動作する場合、各セルは
それのトランジスタＭ２を開または閉状態に保持し、行
アＶレスピットが比較されて、１６個のトランジスタＣ
ＷＬのうち１つのみが書込み作業の間高レベルのアクセ
ス信号を有し、このアクセスされたメモリセルはそれの
多重化トランジスタＭ１をターンオンし、トランジスタ
Ｍ２はもしそれがオン状態であればラインＣＰＵＰＲＢ
（茨たはＤＭＡＰＲＢ　）を引き下げることができる。

信号Ｃ′ｗＬ１６ないしＣＷＬ　Ｉ　Ｂによってアクセ
スされる信号によってアクセスされるセルは単にデジタ
ル出力信号１１２及び１１４を出力増幅器３０６へ供給
し、更に、各種のプログラム可能な周辺回路を制御する
駆動制御バス２３８へバッファ／論理ステージ３０８を
通して供給するきいうことに注意されたい。これら出力
は、それらアクセスラインＣｗＩＪ１６ないしＣ’ＷＬ
　１８が高レベルであるか否かに依らず連続的である。

才た各セルもリセットトランジスタＭ３１１８を有して
おり、もしＲ８Ｔラインが高レベルであればそれは構成
膣中のセルのすべてを「零」状態へ非同期的に引き下げ
る。既に述べたように、これによってメモリの制御機能
の初期化を簡便に行うことができる。

１ 各セルは更ｌこパストランジスタ１０Ｂ（Ｍ４とＭ５）
を含んでおり、それはもし適正なＣＷＬラインが高レベ
ルにあれば、メモリセルの出力ノードＡとＢをビットラ
インＣＢＬとＣＢＩ、Ｂへ接続する。これらビットライ
ンはセンス増幅器１０８と読出しバッファステージ３２
０へ接続されて、ＣＩＪＲ信号が構成ＲＡＭ読出しサイ
クルを表示する時に、データバス出力Ｃ’ＤδＢを供給
する。同様にＣＮＷ信号が構成ＲＡＭ書込みサイクルを
表示する時ｌこは、データバス入力ラインＣＤＩが書込
みバッファ３２２を経由してセンス増幅器１０８を駆動
し、それによってビットラインＣＢＬとＣＢＬＢＡＲが
駆動され情報がアクセスセル中へ書込まれる。

既に述べたように、セルアクセストランジスタＭ４とＭ
５がビットライン上の電圧振幅を制限すル必要カあり、
従って過剰に高いコンダクタンスを持つことができない
一方で、各セル中の駆動装置Ｍ６とＭ７及び／または負
荷装置Ｍ８とＭ９は以降の論理ステージの要求が大きい
場合ｆこは従来の寸法よりも大きい幅のものとすべきで
ある。こ２ のように、セル節からのデジタル出力を直ちにバッファ
へ入力させ、長いパスラインを駆動するのに使用しない
ことが望才しい。すなわち、駆動器Ｍ６とＭ７及び７才
たは負荷装置Ｍ８とＭ９が過大に大きくつくられた場合
には、パストランジスタＭ４とＭ５が幅広になるか、及
び７才たは短かくなってそれらの導通時コンダクタンス
を増大させない限り、書込み作業はゆっくりしたものに
なるかまたは不可能となる。しかし、ものこのことが行
われると、ビットライン上の読出し信号が増大し、既に
述べたように、望ましくないことになる。読出し妨害の
問題を招くことなく、セルからの論理駆動容量を増大さ
せるための１つの方法は、トランジスタＭ４とＭ５のコ
ンダクタンスを増大させ、更にビットライン負荷トラン
ジスタＭ１０とＭｌｌのコンダクタンスを増大させるこ
とである。この場合には、読出し作業の間アクセストラ
ンジスタを流れる電流がより大きくなり、このより大き
い電流はビットライン負荷トランジスタＭ１０かＭｌｌ
を流れるより大きい電流とバランスする。このことは、
各書込みサイクルの間の電力消費がより大きくなること
を意味し、これは望ましくないことである。しかし、こ
の好適実施例中に用いられているセンス増幅器は、ビッ
トライン負荷トランジスタＭ１０とＭｌｌを制御するた
めに正の帰還を用いていることに注意されたい。

このことによって書込み作業中の全電力消費は減少する
。

本発明に用いられる連続読出し、メモリセルは第４図と
第５図に示されている。

メモリセルはＮＭＯ８のディプリーション負荷型のセル
であって、各々駆動器１０２と負荷１０４を含む２個の
交差接続されたインバータの出力ノードＡとＢ上のデー
タを記憶する。従来の転送ｒ−ト１０６がこのセルをビ
ットライン対へ接続し、転送デート（ワードライン節）
上の高レベル信号によって選ばれた単１のセル上に読み
／書き作業を供給する。ビットラインＣＢＬとＣＢＬＢ
はメモリセルとセンス増幅器及び出力バッファ組１８０
．３２０とのインタフェースとなっており、チップのＩ
’１０ビンとの間でデータのやりとりをする。

このＲＡＭセルの独特な特徴は、セル内部信号ノードＡ
とＢ（インバータ出力）を論理デート３０８へ接続し、
標準的なビットラインとセンス増幅信号経路をこ依らず
をこセル中に記憶されているデータの使用を可能として
いる点である。パイプライン及びパリティ制御ビットの
ために、メモリセルは差分出力を有しており、両方のセ
ルノードが外部のブツシュゾルバッファ３０６へつなが
れ、連続的にパイプライン及びパリティ制御ラインを駆
動し、対応するメモリセルデータが変更された時にのみ
スイッチングを行う。書込み防止ビットのためＥこ、セ
ルの１つのノードだけカＮＡＮＤ論理ｒ−トヘ持ち出さ
れており、そこにおいてそのセルｌこ対するデコーダ出
力が用いられて、メモリチップへのアドレス情報と構成
メモリビットに記憶されている情報の両方に依存した動
的書込み防止制御情報を供給する＠（このことは、この
メモリがブロック中で書込み防止をプログラムできるこ
とを意味する。）両方の型のセルにおいて、セルノー５ ドＡとＢをビットラインを通してセンス増幅器への電圧
レベルが劣化することをさけるために、駆動装置と転送
ゲートの伝達コンダクタンス比が十分大きくなっている
ことが望才れる。望ましくは、駆動器１０２の幅対長さ
の比は〜転送デート１０６のそれのすくなくきも４倍で
あり、８倍ぐらいが適畠であり更にそれ以上でもよい。

セルノーｙｈとＢの高、低電圧レベルは、論理ゲートを
ＡとＢへ直接接続するために、標準的なビットラインと
センス増幅器へのデータ経路では、信号が差分的になっ
て信号振幅が減少してもより許容性に富んでいるのにく
らべて、よりきびしい制約が課せられている。

標準的なメモリセルとくらべて、転送ｒ−ト１０６は長
くなっており（例えば幅／長さ＝２．５７２．５）、駆
動器は幅広くなっており（例えばＷ／Ｌ；８／１）、よ
り高い電流利得比を与えている。負荷装置１０４のコン
ダクタンスも談た大６ きくなっており、ＡとＢへ接続される論理回路の付加容
量を補償している。構成メモリセルの別の特徴は、リセ
ット信号１１６が働いている場合にはいつでも非同期的
にセルを強制的に「０」状態に設定するリセットトラン
ジスタ１１８である。

当業者ｌこは明らかなように、本発明は広範囲の修正及
び変形した形で実施できる。従って特許請求の範囲に述
べた内容によって制約される。

【図面の簡単な説明】

第１図は、ここに述べる好適実施例のメモリの一般的な
物理的配置を示しており、それは、書込み防止、パリテ
ィチェック、パリティ出力ワイアードオア（ｗｉｒｅｄ
−ｏ’ｒ　）　、アトシスパイプライン、の選択可能性
を有している。 第２図は、本発明の構成ＲＡＭと現在の好適実施例のメ
モリ中の各種周辺回路との相互接続のブロック図を示す
。 第３ａ図〜第３に図は、本発明の構成ＲＡＭのここで述
べている好適実施例の回路図を示す・。 第４図は、ここに述べている好適実施例の構成ＲＡＭ中
のセルの１つの回路図を示しており、それは単極性の連
続データ出力を供給している。 第５図は、ここに述べている好適実施例のメモリセル構
成ＲＡＭの別の型を示しており、そこにおいては相補性
の連続読出し出力が与えられている。 （符号） １００・・・半配列、１０２・・・駆動器、１０４・・
・負荷、１０６・・・パストランジスタ、 １０８・・・センス増幅器、 １１２・・・データ出力ライン １１４・・・　〃 １１６・・・リセット信号、 １１８・・・リセットトランジスタ ２０４・・・構成デコーダ ２０６・・・サイクル型デコーダ ２０８・・・構成ＲＡＭ　（ＯＮＲＡＭ　’）２１０・
・・書込み防止回路、２１２・・・査収みパ、レス２１
４・・・ＳＲＡＭ配列、２’１６・・・アドレスレジス
タ２１８・・・パイプライン駆動信号（ＰＩＰＥ　）２
２０・・・マルチプレクサ、２２２・・・内部バス９ ２２６・・・パイプラインクロック　。 ２２８・・・デート ２３２・・・データ出力バッファ ２３４・・・パリティピット出力バッファ２３６・・・
パリティ複合ブロック ２３８・・・パリティ後台化出力ピット２４０・・・パ
リティチェックレジスタ２４２・・・マルチプレクサ ２４４・・・マルチプレクサ ２４６・・・パリティ発生回路 ２４８−ｗｏＲｒ　−ト ２５０・・・出力信号 ２５２・・・チップ選択レジスタ ２５４・・・リセットレジスタ ３０６・・・出力増幅器 ３０８・・・バッファ／論理ステージ ３２０・・・読出しバッファステージ ３２２・・・書込みバッファ 代理人　浅　村　晧 ０ Ｆｉｙ２ｂ ＦｉｇＪσ ＦＩＧ、３ｂへ＊＊＋　ＦＩＧ、３ｃへｓｉＦｉｇ、Ｊ
ｄ ＦＩＧ　Ｊｈへ博杯 ／！Ｒ ＦＮｓ、５１λＪ？、＆ ｉｇＪｉ ／θ８ ａ（介 第１頁の続き ０発　明　者　ジェームス　ディー、アメガリア　イブ ｏ発　明　者　シバリング　ニス、マ　アメハントーシ
エテイ　スト リカ合衆国テキサス州ダラス、センジウィック　ドラ９
３１ リカ合衆国テキサス州ダラス、２３０　ウォルナットリ
ート　１０１１０ 手続補正書（方式） ％式％ １、事件の表示 昭和イブ　年特許願第　／？／６″３０　号２、発明の
名称 ３６補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和６０年／　月ａう１日 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容　別紙のとおり

Claims (1)

1. 【特許請求の範囲】 （１）集積目早メモリであって、 メモリセルの配列、 上記メモリセルの配列から１個または複数個の選ばれた
   セルを読出すための出力手段、プログラム可能な周辺回
   路であって、上記出力手段の動作を制御し、望みのメモ
   リ制御論理機能を実現すための手段を含む、プログラム
   可能な周辺回路、 上記制御可能な周辺回路のすくなくとも１つへ接続され
   て、それの動作を制御するための構成ＲＡＭ。 を含み、 上記構成ＲＡＭが、上記制御可能な周辺回路のそれぞれ
   へつながれた一定値出力と更に差分りアナログ出力手段
   との両方を含んでいるような、集積回路メモリ。 （２、特許請求の範囲第１頂のメモリであって、上記構
   成ＲＡＭが、 連続的な読出しメモリセルの列ン含み、上記連続的なメ
   モリセルの複数のセルが、 交差接続されたラッチと 上記交差接続されたラッチへの第１及び第２の出力接続
   を含んでおり、上記第１の出方接続が転送ｒ−）によっ
   てデート出力され、上記第２の出力が転送デートによっ
   てｒ−ト出カされないようになっている、 集積回路メモリ。 （３）特許請求の範囲第２項のメモリであって、上記交
   差接続されたラッチの各々が駆動トランジスタを２個含
   んでおり、上記駆動トランジスタと上記転送デートのす
   べてが絶縁ｒ−ド電界□効果トランジスタを含んでおり
   、 上記駆動ｒ−）の幅対長さの比が上記転送ｒ−トの幅対
   長さの比のすくなくとも４倍であるような、 集積回路メモリ。 （４）特許請求の範囲第１項のメモリであって、上記構
   成ＲＡＭが複数個のメモリセルな含んでおり、上記メモ
   リセルの各々がデジタル及びアナログの両方の出力を有
   しているような、 集積回路メモリ。 （５）特許請求の範囲第４項のメモリであって、複数個
   の上記構成ＲＡＭメモリセルの各々が上記メモリセルを
   選択的にアクセスするためのデコーダを含んでいるよう
   な、 集積回路メモリ。 （６）特許請求の範囲第５項のメモリであって、複数個
   の上記構成メモリセルが書込み防止情報を符号化し、上
   記書込み防止セルが、各々上記メモリ配列中の１つのセ
   ルを指定する上記複数個のアドレスビットの中から上位
   アドレスビットを複数個復号化するように接続されたそ
   れのデコーダを有しているような、 集積回路メモリ。 （力　特許請求の範囲第６項のメモリであって、上記書
   込み防止メモリセルの各々が１個の多重化トランジスタ
   を含んでおり、その多重化トランジスタはそのセルの上
   記デジタル出力と直列に接続されて、上記各々の書込み
   防止メモリセルの上記デコーダの出力によって制御され
   ているようになった、 集積回路メモリ。