JPS59172199A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背蹟］ 本発明はスタティックＲＡＭ、より詳細には周辺回路を
含むスタティックＲＡＭに関する。

基本的に２種の半導体メモリがある。その一つ５− はダイナミックランダムアクセスメモリずなわちダイナ
ミックＲＡＭであり、データを短時間セル内に記憶する
。データはこれらのダイナミックＲＡＭセルに短時間し
か記憶されないため、リフレッシュする必要がある。も
う一種の半・導体メモリはスタティックＲＡＭであり、
リフレッシュを必要としない。ダイナミックＲＡＭに対
するスタティックＲＡＭの欠点は、スタティックＲＡＭ
の方がダイナミックＲＡＭよりも大きな半導体表面積を
占有することである。

瑣存する従来のスタティックＲＡＭ装置はメモリ内にデ
ータを記憶するという単純なタスクを実行する。パイプ
ライニングもしくはパリティを必要とするシステムにメ
モリを使用する場合には、これらの付加機能を実行する
のに付加回路を設けなければならない。現在の技術状態
におけるスタティックＲＡＭの一例としてインテル素子
データカタログ、１９８２年版、第１−４４頁から第１
−４７頁に記載されたインテル２１４７Ｈがある。

本発明の目的はパイプライン、パリティ及び書６− 込保護機能等の周辺機能を含むスタティックＲＡＭシス
テムを提供することである。

［発明の要約］ 本発明に従って複数本のアドレス線に接続され一群の記
憶素子を複数本のデータ線に選択的に接続する記憶素子
アレイを含むメモリ装置が提供される。保護回路も設け
られており、それは保護された記憶素子群のアドレスを
記憶するためにアドレス線に接続されている。書込回路
が設けられており、それはアドレス線及び記憶素子アレ
イに接続されていてアドレスが保護群のアドレス内にあ
る時にアドレス線によりアドレスされる記憶素子への書
込みを防止する。さらに制御回路が設けられており、そ
れは保護回路及び書込回路に接続されていて保護群アド
レスの入力を制御して書込動作中に書込回路をイネーブ
ルとする。

実施例においてメモリ装置が設けられそれは複数本のア
ドレス線に接続されて一群の記憶素子を複数本のデータ
線に選択的に接続する記憶素子アレイを含んでいる。保
護回路が設けられており、それはアドレス線に接続され
ていて記憶素子群のアドレス線を記憶する。この保護回
路は選定記憶装置群を１個もしくは数個の選定書込ソー
スからの書込動作に対して保護するケーパビリテイを含
んでいる。特定実施例においてメモリ装置は中央処理ユ
ニットにより開始される書込動作及びダイレクトメモリ
アクセス線により開始される書込動作を含むコンピュー
タシステムに接続されている。

保護回路はＤＭＡからの書込動作とＣＰＵからの書込動
作を識別する。保護回路はユーザがプログラムを行って
ＣＰＵもしくはＤＭＡもしくは両者からの書込動作を抑
止する。メモリ装置はざらにアドレス線及び記憶素子ア
レイに接続されて保護された記憶素子群への書込みを防
止する書込回路を含んでいる。保護回路及び書込回路に
接続された制御回路が設けられており、保護群アドレス
の入力を制御して書込動作中に書込回路をイネーブルと
する。実施例の一局面において、保護回路へのアドレス
入力は記憶素子のブロックに対応するフラグをセットす
る。保護回路はこれらのブロックの保護状態を含む２組
のレジスタを含んでいる。

−組のレジスタはＤＭＡ保護ブロック用であり、もう−
組はＣＰＵ保護ブロック用である。制御回路はさらに記
憶素子群の保護状態を無視する無効機能を含んでいる。

書込回路はさらに保護された記憶素子群へ書込みを試み
た時期を知らせる出力を含んでいる。実施例においてこ
の出力はまた保護された記憶素子群のアドレスの保護回
路への入力を示すのに使用される。

［実施例の説明］ 本発明は単純なメモリではなく単一半導体チップ上のメ
モリシステムである。性能を改善してこのメモリシステ
ムを高速及び高性能システムに使用できるようにするた
めに特別な機能が付加されている。メモリシステム機能
をこの単一チップ上に集積することによりコンピュータ
システムに使用する際のパッケージカウントが低減され
るものと思われる。スタティック設計が全体を通して使
用されているためリフレッシュサイクルを必要とせずシ
ステムタイミングの柔軟性が向上し且つ信９− 傾度が向上する。

本発明は複雑なサポート機能が組込まれている点におい
て従来のメモリチップとは異っている。

この方法は現代の複雑なシステムの一層厳しいスループ
ット条件に、適合させ且つメモリサポートの負担をシス
テム全体に配分するために必要と思われる。本発明の実
施例は各々が９ビツトの８．１９２　（８Ｋ）Ｉに構成
されたスタティックメモリ装置である。第９ビツトによ
り特別なメモリチップを必要とせずにパリティを使用し
てパリティビットを記憶することができる。これはまた
所望により第９データビツトとして使用することもでき
る。本発明はオンチップパリティチェッカ／ジェネレー
タを有している。これにより外部論理及びシステム内の
特別なチップを必要とせずにパリティを与えることがで
きる。本発明におけるパリティはプログラマブルである
、すなわち所望によりターンオーツしてメモリの９ビッ
ト全部を直接アクセスすることができる。メモリアレイ
をアドレスするのに１３本のアドレス線が使用される。

１０− 本発明のもう一つの特別な機能は書込保護回路である。

これによってメモリ領域はデータを破壊するような意図
せぬ書込みから保護される。メモリは１．０２４　（Ｉ
Ｋ）語の８ブロツクに分割されている、各ブロックは書
込保護ファイルと呼ばれる特殊レジスタ内に２ビツトを
付随している。

１ビツトはプロセッサ装置（ＣＰＵもしくは中央処理ユ
ニット）が開始する書込サイクルに対してそのメモリブ
ロックを保護するのかどうかを決定するのに使用する。

もう一つのビットはダイレクトメモリアクセス装置（Ｄ
ＭＡ）が開始するサイクルと同じ機能を果す。２つの別
々の書込保護ファイルビットを使用することにより軍事
用プロセッサのＭｉｌ　　５ＴＤ−１７５０Ａに適合す
ることが保証される。しかしながらこの特徴により本発
明は一層多能な装置となる。

本発明において書込保護はバイパスすることができる。

これによって書込保護ビット制御能力を持たないシステ
ムが本発明を使用することができる。またテストや他の
目的で（システムスーパバイザや他のオペレーティング
システム等の）優先順位の高いタスクが書込保護をバイ
パスもしくは無効にすることができる。

本発明のもう一つの特徴はパイプラインモードで作動で
きることであり、アドレス及び制御セットアツプにメモ
リアクセス及び制御動作を重畳することができる。パイ
プラインモードにおいて、アドレス及び制御信号はクロ
ック入力の立上縁においてサンプルされる。パイプライ
ンレジスタによりアドレス及び制御径路内の伝播遅延が
幾分増大するがこれは伯の要因よりも重要でない。第１
にアドレス及び制御信号セットアツプ時間によるいかな
る遅延も無視される。第２にシステムの観点からブロツ
セは一つのメモリサイクルからデータの読取／書込を行
い同時に次のサイクルに対してアドレス及び制御線をセ
ットアツプすることができるため、異なるメモリサイク
ルからのデータの処理を重畳することができる。

所望の場合パイプラインをオフとしてシステムタイミン
グを簡単化することができる。非パイプライン動作モー
ドを使用したシステムではパイプラインシステムと同じ
スループット速度を達成することができないが、非パイ
プラインモードで作動できる能力により本発明の多機能
性が高まる。

所望の場合各室上りクロック繰上のアドレス及び制御ビ
ンをサンプルするパイプラインレジスタを使用すること
によりパイプライニングを行うことができる。もう一つ
のレジスタすなわちパリティレジスタを使用して、ある
構成においてパリティ機能のパイプライニングを行う。

パリティ、書込保護及びパイプラインは全て使用者がプ
ログラム可能である。これによって本発明のいくつかの
バージョンをサポートしたり、あるいはより多くのサポ
ーテイングハードウェアを組込む必要がなくなる。この
目的のためのｌ１０（入力／出力）サイクルと呼ばれる
ものにより機能ブ０グラミングが行われる。Ｉ１０サイ
クルにおいて全ての特殊機能の動作を制御するために制
御レジスタがアクセスされる。データバスが１ビツト幅
にすぎない点を除けば、制御レジスタは実１３− 際の８にメモリとほとんど同様にアクセスされる。

本発明の現在使用されているものは１９個の１ビツト幅
制御レジスタを右している。

３個の制御レジスタが構成レジスタを形成している。こ
れはどの機能がアクティブかを決定するのに使用される
。パリティ、パイプラインタイミング及び書込保護は、
本レジスタ内のビットを変えることによりプログラムす
ることができる。パリティ出力バッファ機能もプログラ
ム可能である。

他の１６個の制御レジスタは書込保護ファイルであり１
にブロック語をオーバライドから保護するのに使用され
る。これらの機能については前記したとおりである。書
込保護を無効にした場合その内容は無視されるが、将来
使用できるように不変のままである。ＤＭＡ及びＣＰｔ
Ｊ保護メモリ書込サイクル中に書込保護レジスタを使用
してメモリ書込パルスをゲートする。書込パルスが阻止
されると特定出力がローとなって書込失敗を示す。

本発明を特殊機能を制御するのに必要なＩ１０サイクル
をサポートできないシステムに使用する−１４＝ こともできる。サイクル制御が部分的に行われるかもし
くはサイクル制御の行われないこれらの動作モードを゛
ダム″モードど呼ぶ。例えばリセット後に本発明は書込
保護やパリティのない非パイプラインモードの簡単な８
に×９メモリとして機能することができる。これらのモ
ードについては後記する。

本発明は６本の制御線により制御される。どの動作を実
行すべきかを定義する３本のＣＴ（サイクルタイプ）線
と、チップを活性化するチップ選定（Ｃ８／）と、本発
明を既知の状態に戻すリセツ１−（Ｒ８Ｔ／）と、パイ
プラインモードにおいてメモリを同期させるかもしくは
非パイプラインモードにおいて書込イネーブル位相を与
えるクロック書込イネーブル（ＣＬＫ／ＷＥ）がある。

ＣＴ線はＩｌｏとメモリサイクル、読取りと書込み及び
ＤＭＡとＣＰＵ制御アクセスを識別する。

ＣＴ線の機能については後記する。

本チップ上のピン（Ｒ８Ｔ／）はメモリシステムを既知
の状態にリセットするのに専用される。

メモリアレイの内容は不変であるが、パイプラインレジ
スタがクリアされ構成及び書込保護レジスタが既知の状
態にセットされる。これはメモリシステムをコールドス
タートから繰出して初期化する唯一の信頼おける方法で
ある。

［メモリアーキテクチュアの詳細説明１メモリシステム
の詳細ブロック図を第１図に示す。アーキテクチュア上
このメモリシステムはパリティ、書込保護及びパイプラ
イン動作のサポート回路に囲まれた大きなメモリアレイ
である。

メモリアレイ３は各々９ビツトの８．１９６９を記憶し
ている。第１図に示すにうに１３本のアドレスピッ］・
線、ＩＡＯ〜ｌＡｌ２がアレイ３をアドレスして内部ア
ドレスバスを形成するのに使用される。メモリアドレス
バス、ＡＯ−Ａｌ１は（バッファのみを介して）直接内
部アドレスバスに供給を行うか、もしくはパイプライン
レジスタ１を使用して周期的にザンプルすることができ
る。

実際のパスは構成レジスタ８内のパイプライン制御ビッ
トの状態に依存する。このビットがハイであればパイプ
ラインレジスタが使用される。メモリアレイはスタティ
ック記憶セルを使用しているためリフレッシュを必要と
しない。

データはＩＤＯ〜ＩＤ８ビットにより形成された内部デ
ータバス２０上のメモリアレイ３に対して転送される。

データはメモリデータバス２１を形成する線ＤＯ〜Ｄ７
及びＤ８／Ｐ上のＳＲＡＭに対して転送される。線Ｄｏ
−Ｄ７はバッファを介してメモリ内部データバスに接続
されている。

データビットＤ８／Ｐはプログラマブルであり、通常の
ビットもしくはパリティビットとして使用することがで
きる。パリティがアクティブであるとＤ８／ＰはＴＤ８
ではなくパリティチェッカ／ジェネレータ１３に接続さ
れる。メモリ書込サイクルにおいて、Ｄｏ−Ｃ７は■Ｄ
８に供給されるパリティビットを発生するのに使用され
る。メモリ読取サイクルにおいて、ＩＤＯ〜ＩＤ８から
の９ビツトがパリティチェッカに供給されＤ８／Ｐ上に
パリティビットを発生する。

本発明はいくつかの命令を実行可能なセミイン＝１７− テリジニントメモリ制御器を有するメモリと考えること
ができる。命令に従って異なる種類のメモリサイクルが
実施される。各サイクルの初めにＣＴ（サイクルタイプ
）線（Ｃ８１ＣＴＯ〜ＣＴ２）上に命令が受信される。

これら３本の線ＣＴＯ１ＣＴ１９及びＣＴ２及びＣ８／
及びＲ８Ｔ／はデコートされて実施すべき動作を決定す
る。

ＣＴデコーダ２はＣＴ線から内部制御信号を引出す。第
１表にサポートされる異なる種類のサイクル及びそのコ
ードを示す。従来のメモリでは全制御信号が符号化され
ない形状であり入力ビンにおいて利用できる。全ての特
殊機能を保持して３２接点パッケージ構成とするために
、いくつかの制御信号をより緻密な形状とする必要があ
る。メモリチップは慣例上比較的多数使用されるため、
パッケージのピン数を低減するのが有利である。

１８− 第１表　制御デコード 制御信号　　　　　　１０　ＳＲＡＭＩＩ能Ｃ８／　Ｒ
８Ｔ／　ＣＴＯＣＴＩ　ＣＴ２−　　　〇　　　　−−
−リセット−全バッファ３状態る必要あり −１０００停止サイクル、パイプラインレジスタが再循
環し、非パイプラインの場合はチップディセレクト リセットをディセレクトとして処理した後に停止する。

０１００１ＤＭＡメモリ書込サイクル ０１　　　　−１０　　　メモリ読取サイクル０１０１
１ＣＰＵメモリ書込サイクル ０　　　１　　　１００１１０読取サイクル０１１０１
１１０書込サイクル ０　　　ゴ　　　　１　　１　　１　　メモリ書込／保
護無効１　　１　　　−　　−　　−　　パイプに新し
い動作が付加されない（ディセレクト） パイプラインレジスタ１はアドレスラインＡＯ〜ＡＩ２
にスイッチインすることができる。第２のパイプライン
レジスタ２は制御ヒツトパスＣＴＯ−ＣＴ２及びＣ８／
にスイッチインすることができる。これらのパイプライ
ンレジスタ１及び２はシステムクロックであるＣＬＫ／
ＷＥをトリガオフされた立上り縁である。パイプライン
レジスタ１及び２はパイプラインビット及び構成レジス
タ８に従って制御パスに対して入切される。

データバスにはパイプラインレジスタはない。パリティ
レジスタ１７と呼ばれる特殊なパイプラインレジスタが
いくつかのパリティモードで使用される。それはＣ８／
Ｐのみに影響を及ぼす。

このメモリシステムは主としてデバツギング及び故障許
容限界計算の目的で停止サイクルをサポートする。パイ
プラインモードにおいて、停止とはパイプラインレジス
タがＣＬＫ／ＷＥの立上り縁上に再ロードされないこと
を意味する。替りに停止サイクル以外のものが検出され
るまで前の内容を保持して最終サイクルが繰り返される
。デー−２０− タバス内にはパイプラインレジスタが無いため、最終サ
イクルが書込サイクルであった場合停止中にデータバス
上にあるもの全てがメモリシステムに書込まれる。リセ
ットの直後に停止サイクルが生じる場合にはリセットサ
イクルはディセレクトサイクルとして処理される。メモ
リシステムには最終サイクルが何であったかという記録
がないため、非パイプラインモードの停止サイクルはデ
ィセレクトサイクルとして処理される。パイプラインレ
ジスタの再ロードを防止しなければならないため停止サ
イクルはパイプラインレジスタの前にデコードしなけれ
ばならない。第１図において停止検出回路１日はＣＴデ
コーダ６に入る前にＣＴ線をテストすることが判る。

Ｃ８／は停止サイクルにおいて無関係である。

システム設計者はこのメモリシステムを使用してバスを
必要としない時は常にＣＴ線を未知の状態に解放するこ
とにより偶発する停止サイクルを防止するよう注意しな
ければならない。

パリティチェッカ／ジェネレータ１３及びパリ”−２１
− ティレジスタ１７が本メモリシステム内のパリティ機能
を行うために使用される。構成レジスタ８内のパリティ
ビットのいずれかが１であればパリティはアクティブで
ある。パリティがアクティブであれば記憶されたデータ
語のパリティがメモリ読取サイクル上のＤ８／Ｐピン上
に存在する。パリティがアクティブであればＣ８／Ｐは
パリティ出力信号として機能する。メモリ書込サイクル
においてはインアクティブでありこの場合パリティチェ
ッカ／ジェネレータ１３によりＩＤ８が駆動されてビッ
トＯＯ〜Ｄ７上に生じるパリティを表わす。メモリ読取
ザイクルにおいて、９ビツトパリテイチエツクがＩＤ０
−ＩＤＢビットに対して実施されその結果がＤＰ／８上
のメモリシステムから送出される。０８／Ｐビンは特別
なバッファ１６を必要とする。パリティが非活性化され
るとこれらのバッファはＤｏ−Ｄ７上で使用されるため
正規プッシュプルバッファとして機能する。パリティモ
ードにおいて多くのメモリチップ上のＤ８／Ｐビンを一
緒に結合して単一パリテイエラ２２− −信号を形成することがしばしば望まれる。８ピツ１〜
を越える例えば１６ビツトの長さの語を使用づる場合に
は、２個もしくはそれ以上のメモリシステムチップが同
時にオンとなり長い語を形成する。一方のチップがパリ
ティエラーに遭遇して他方が遭遇しない場合には、信号
が衝突する。これを解決するためにＤ８’／Ｐバッファ
１６はプルアップ装置を非活性化するようにプログラム
することができる。構成レジスタ８内のパリティ制御２
ヒツトのある種の構成によりＤ８／Ｐ上のプルアップ装
置１６がターンオフする（第２表参照）。

データがアクセスされて安定となるまでチェックを開始
できないため、パリティチェックはシステムの動作速度
を低めることがある。この余分な遅延はパリティパス内
で余分な段のパイプラインを使用している場合には無視
できる。読取サイクルのパリディは次のサイクルまで妥
当とはならないためこの余分な段によりシステムタイミ
ングは幾分複雑化するが、この余分なレジスタを使用す
ればパリティチェックによる遅延は生じない。このパリ
ティレジスタ１７の使用はプログラム可能である。それ
は構成レジスタ８内にパイプラインパリティビットをセ
ットすることにより径路内に挿入することができる（第
２表参照）。

このパリティレジスタ１７の効果は次のサイクルまでパ
リティを読取サイクルから遅延することである。このパ
リティモードは次サイクルパリティと呼ばれ、同様にパ
リティレジスタをバイパスした時に同じサイクルパリテ
ィが生じる。

パリティエラーが検出されるとアクティブプルダウン装
置１６がＤ８／Ｐをアクティブローに降下する。アクテ
ィブプルダウン装置があるため、ハイからローへの遷移
はプッシュプル装置に匹敵する高速度で生じる。アクテ
ィブプルアップ装置が非活性化されるとプルアップは外
部レジスタによって行われこれはアクティブプルアップ
装置よりも多くの時間を要する。メモリアレイからのデ
ータは安定化されているため、パリティ回路は偽パリテ
ィエラーを発生してＤ８／Ｐ線をローとすることができ
パリティが妥当となるまでに長い回復時間を要する。

パイプラインモードにおいて次サイクルパリティがアク
ティブであれば、パリティレジスタ１７はＤ８／Ｐ上に
グリッチが生じるのを防止しなければならず、従ってパ
リティを使用しながらメモリシステムから最大可能速度
を得る。他の動作モードにおいてはこれは真ではなく、
使用者は可能なグリッチに気付いてパッシブプルアップ
装置がパリティ線を安定させる時間を見込まなければな
らない。

構成レジスタ８はこれらの特殊機能のいずれを使用すべ
きかを決定するのに使用する３ビツト制御レジスタであ
る。第２表に構成ファイル内のビット指定を示す。構成
レジスタ８はパイプラインビット及び２個のパリティ制
御ビットを含んでいる。パイプラインレジスタ１及び２
はパイプラインビットを使用して起動される。これがハ
イである時は常に、パイプラインレジスタ１及び２は夫
夫アドレス及び制御ビットパス内にある。パリティ制御
１２ビットがある。そのいずれかがハイ−であ２５− るとパリティはアクティブである。第２図に示すように
これらはまたパリティ出力内のパイプラインの余分段及
びＤ８／Ｐの出力バッファ１日、パリティ出力をも制御
する。構成レジスタ８に対するデータ転送はＩ１０サイ
クルにより行われる。

２６− 第２−２表　構成レジスタ機能テーブルＰＩＰＥ　ＰＡ
ＲＩ　ＰＡＲ２ｔＭ能 〇　　　　　　　　　　−非パイプライン動作１　　　
　　　　　　　−　　　パイプライン動作−〇　　　　
〇　　　パリティなし Ｄ８／Ｐ上にプッシュプル出力 −　　　　　〇　　　　１　　　同じサイクルパリティ
Ｄ８／Ｐ上にプッシュプル出力 ０　　　　　　　　　　１　　　同じサイクルパリティ
Ｄ８／Ｐ上にプッシュプル装置 ０　　　　　１０　　　　同じサイクルパリティＤ８／
Ｐ上のみにプルダウン １　　　　１　　　０　　　次サイクルパリティＤ８／
Ｐ上にのみプルダウン 書込保護は書込パルスゲート回路及び２個の８ビツトレ
ジスタ１０及び１１を使用して行われる。

これらのレジスタｌＯ及び１１、書込回路保護ファイル
は一時に１ビツトずつアドレスされてＣＰＵ及びＤＭＡ
が開始するオーバライドに対して保護を行う。使用ファ
イルはＣＴ線をデコードして決定される。保護無効サイ
クルのメモリ書込みにおいて、書込保護ファイルは無視
され書込パルスが常にメモリアレイ３に通される。

書込保護回路は専用出力ＰＶ／を有し、２つの機能に使
用される。第１はメモリ書込サイクルにおいてこの信号
は保護領域に書込みを試みて失敗したことを示すのに使
用される。この場合ＰＶ／信号はローとなり書込みは生
じない。第２にこの信号はＩ１０サイクルにおいて使用
される。それは機能メモリシステムがＩ１０モードにあ
るというエコーとしていかなるＩ１０υ“イクル中にも
ローとなる。これは全機能を実施はしないがメモリの空
白領域すなわちＩ１０スペースがアドレスされる時に実
行されないメモリ故障をフラグする必要があるＭｉｌ−
８ＴＤ−１７５０Ａ仕様を満す一つの助【プとなる。

ＰＶ／信号は非パイプラインモードにおいて制御線が安
定となる幾分後、もしくはパイプラインモードにおいて
ＣＬＫ／ＷＥの立上り縁の後に妥当となる。ＣＬＫ／Ｗ
Ｅがローとなって通常書込パルスを開始するのを待機す
る必要はない。

書込保護ビットは直接Ｉ１０サイクルによりアクセスさ
れる。それらはまたＡＯ−Ａ２及びサイクルのタイプに
より定義されるメモリ内の１にブロックに従ってメモリ
サイクル内で読取られて、メモリアレイへの書込パルス
アドレスを通すべきか阻止すべきかを決定する。使用す
るレジスタファイル１０もしくは１１はＣＴＯ〜ＣＴ２
をデコードして決定されＣＰＵもしくはＤＭＡサイクル
が生じているかどうかを決定する。特殊な書込保護無効
サイクルをＣＴババスより信号することができる。この
場合゛ダミーファイルがアドレスされ、それは実際には
全くファイルではなく書込パルスゲート回路１２に常に
Ｏとして読み出され２８− る（保護されない）論理である。Ｉ１０アドレススペー
ス内の空スペースを占有し且つ他の機能にも使用できる
ため、ダミーファイルはこの動作を記述する手段どして
使用される。

第３表は構成ファイルビットの保護ファイル１０及び１
１へのアドレス方法を示す。Ｉ１０アドレススペース内
のある位置が将来メモリシステムに付加するために保存
されており、他はテストの目的で保存される。Ｉ１０サ
イクルはＤＯのみを使用して構成レジスタ８及び書込保
護レジスタ１０及び１１に対して実際にデータを転送す
る。

Ｔ１０書込サイクルにおいて、Ｄｏを除く全データ入力
が無視される。Ｉ１０読取サイクルにおいτＦ）０のみ
が読取られるビットからの妥当データを有している。他
のデータビットはＩ１０読取サイクル内に妥当データを
含んでいない。実際の値は定義されないがそれらは１及
びＯに対して妥当な論理値にある。これはメモリシステ
ムからのデータがレジスタへのシステムクロック縁上に
ロックされるシステムにメモリシステムを使用する場２
９− 合に必要である。このレジスタへの入力が妥当な１でも
Ｏでもない場合には、準安定状態に入り数クロックサイ
クル中そこにとどまるという小さな有限の機会がある。

このような状態にはめったに遭遇しないが発見するのが
極端に困難であり著しい困難を生じる。

３０− （ＯＯｗＯｗＣ）ｒ−Ｏｗ　　Ｏ？−０−０−Ｏｙ（ｒ
−ＱＱ　「「Ｑ　Ｏｙ　「００　「ｙ　ＯＯｙ　ｙ（（
’Ｉ　ＯＯＯＯｙ　ｙ−ｙ　　ＯＯＯＯ−ｙ　ｙ　ｙく
のＯＯ００００００ｒ−ｙ　ｔ−ｒ−ｙ　ｙ　ｙ　ｙく
寸ｏｏｏｏｏｏｏｏ　　ｏｏｏｏｏｏｏ。

ＣＩ）ののの 六％苦苦 Ｏ「 　Ｏ ０ ０ 骨　曹　骨 第１表に示すようにリセット機能は他の全ての制御信号
を無効にする。それはパイプラインもしくは非パイプラ
インモードにおいて非同期的に作動する唯一の信号であ
る。即座にリセツ］へすることにより全バッファが高イ
ンピーダンス状態に入る。第２図にリセット機能に使用
する論理を示ず。

リセット状態に入るのは非同期プロセスでありリセット
ビン上に論理Ｏが検出されるとすぐに開始されるが、リ
セット状態を離れるのは同期プロセスであり、この状態
を離れるのにＣＬＫ／ＷＥビンの３つの立上り縁が必要
である。非パイプラインシステムにおいて、これは３個
の書込みパルスを必要とする。第２図に示すように同期
リセットは３個のＤ型フリップフロップによって実行さ
れる。

第４表に構成レジスタ８内の全構成ビットのリセット状
態を示す。リセット状態を離れるのにＣＬＫ／ＷＥの３
個の立上り縁を必要とする主目的は、非同期リセット信
号を使用することなくメモリシステムをシステム内の仙
の要素と同期できるようにすることである。メモリシス
テム内の論理がリセット状態を離れる前にそれをＣＬＫ
／ＷＥと同期させる。３縁遅延によりプロセッサや他の
システム制御器はメモリ装置よりも前にアクティブとな
ることができる。これによってメモリシステム内部レジ
スタを既知の状態に同期的にセラ１〜することができる
。

第４表　制御ビットのリセット状態 ビット　　　　　　リセット状態　　　　　　機　能Ｃ
ＰＵＷＰＯ−７０（非保護）　　　　　　ＣＰＵ保護ビ
ットＤＭＡＷＰＯ−７０（非保護）　　　　　　ＤＭＡ
保護ビットＰＩＰＥ　　　　　　　　Ｏ（非パイプライ
ン）　パイプライン制御ＰＡＲＯＯ（パリティなし）　
　パリティ制御０ＰＡＲ１０（パリティなし）　　パリ
ティ制御　１メモリシステムはまたいくつかの ゛′ダム（ｄｌｌｌｂ）　”モードで作動することもで
きる。

ダムモードは可能な全サイクル型命令を発生できないシ
ステム内の動作として定義することができる。本発明に
よりサポートされる２レベルのパダムネス″がある。第
１のレベルにおいてプロセッサはＩ１０サイクルを実施
して構成及び書込保護ビットを変更することができる。

これはＣＴＯをハイにハードワイヤすることによって達
成される。

この第１のダムモードにおいて、メモリシステムは停止
サイクルを実行せず書込保護は常に無視される。ＣＴ１
はｌ１００とメモリ１サイクル間を修飾するのに使用さ
れる。

第２のダムモードにおいてＣＴＩもハイとされている。

このモードによりメモリ読取り及びメモリ書込みのみが
行われ保護は無効となる。この状態はシステムプロセッ
サがＣＴ２に接続された書込／読取線のみをソースとす
ることを必要とする。

メモリシステムはＣ３／入力により使用されるように選
定される。これはアレイ３及び制御ビット＝３４− の全ての読取り及び書込みに対して必要である。

メモリシステムをパイプラインモードで作動できるため
、パイプラインとした場合にチップ選定プロセスは実際
には各クロックの立上り縁上に生じる。サンプルされる
と状態が変化して残りのサイクルが進行する。同じこと
はパイプラインパリティを使用する場合にも正しい。こ
の場合Ｃ８／は２サイクル前にサンプルされる。第１表
に従ってパイプラインモードにおいて停止サイクルが開
始される時は常にＣ３／信号は゛無関係″である。

これは現在のサイクル上でチップが選定されていない場
合でも、任意のサイクルを繰り返すことができることを
意味する。これは停止サイクルを慎重に使用する場合の
みならずＣＲＴ線上の不当信号による偶発の停止サイク
ルを防止するためにシステム設計者は慎重に考慮しなけ
ればならない。

しかしながら非パイプモードにおいては停止サイクルは
ない。停止コードはディセレクトを生じる。

Ｒ３Ｔ／ビンがリセットをトリガするのに使用される。

リセットは全出力バッファを即座（非同３５− 期的）に非作動どする。それはまた内部カウンタをもリ
セツ＋−しリセット線がハイとなってＣＬＫ／ＷＥ線上
に３個の立上り縁が検出されないうちはリセット状態か
らエグジットできない（第２図参照）。全ての内部制御
レジスタが既知の状態にセットされる。出力バッファが
即座に非作動とされ且つリセット状態を離れる前に少く
とも３個のクロックが得られるため、これは非同期的に
行う必要はない。これはアクティブロー人力である。

メモリシステムがどんな状態にあってもＲ８Ｔ／線は他
の全ての入力、Ｃ８／さえも無効とする。

メモリ及び制御レジスタはアドレス線ＡＯ〜Ａ１２によ
りアドレスされる。ＡＯはアドレスの最上位ビットと考
えられる。ここで゛重要なこと″は１に書込保護境界が
ＡＯ，ＡＩ及びＡ２により選定されているということの
みである。Ｉ１０サイクル中の制御ビットのアドレッシ
ングにはＡＯ〜Ａ４を使用する。メモリもしくはＩ１０
サイクルの選定はアドレス線により決定されるのではな
くＣＴ線により制御される。

線Ｄｏ−Ｄ７は双方向データ線でありその上をメモリシ
ステムに対してデータが転送される。

ＤｏはまたＩ１０サイクル中に制御レジスタ８．１０及
び１１に対してデータを転送するのにも使用される。デ
ータの転送方向はＣＴ線をデコードして制御される。

線Ｄ８／Ｐは多機能線であり単なるデータ線として作動
するかもしくは前記したようにパリティエラー出力線と
して作動することができる。（プログラムされた）非活
性化プルアップ装置を有する特殊バッファ１６により相
互接続されたいくつかのアクティブメモリシステムから
パリティエラーが出力され余分なシステム論理が省かれ
る。

ＰＶ／線はＩ１０サイクルが生じているかもしくはサイ
クルタイプで示されるようにＣＰＵもしくはＤＭＡ装置
による保護妨害により書込失敗が生じたことを信号する
のに使用される。

ＣＬＫ／ＷＥは多機能線である、パイプラインモードに
おいてそれはシステムクロックであり、メモリ及び制御
ビットへの書込パルスを制御するだけでなくパイプライ
ンレジスタへの命令及びデータのローディングを制御す
る。パイプラインモードにおいては書込パルスとして機
能するのみである。メモリシステムの段目にＪ：りこの
線は非パイプラインモードの場合にもシステムクロック
に接続され、ＣＴ線を使用して実際の動作を決定するこ
とがお判りいただけることと思う。ＣＴ線が書込みを呼
出さない限りメモリもしくは制御ビットへの書込みは生
じない。符号２１等の全ての出力バッファがアクティブ
プルアップ及びプルダウン装置を有する“ブツシュ−プ
ル型であるが、Ｄ８／Ｐのバッファ１６はプルアップ装
置を非活性化してもよい。この場合には外部プルアップ
レジスタを必要とする。メモリシステムの全ての入出力
がバリッドＯ及び１範囲に関してＴＴＬと同等に設計さ
れている。

タイミング メモリシステムはパイプラインもしくは非パイプライン
モードのいずれかにおいて作動することができる。これ
らのモードのタイミングの相違は３８一 本質的な相違である。読取及び書込サイクルはメモリも
しくは制御レジスタ（Ｉｌｏ）位置のいずれかのモード
で実行することができる。これらは４クラスのサイクル
であるが、それ以上のサイクルタイプがある。これらの
サイクルは次の通りである。

１、メモリ読取サイクル ２、メモリ書込サイクル ３．１１０読取サイクル ４、Ｉ１０書込サイクル 読取サイクルはメモリシステムによりデータがソースさ
れる任意のサイクルである。書込サイクルはデータが外
部からソースされてメモリシステム内に格納される任意
のサイクルである。メモリサイクルはメモリアレイ３が
アクセスされる任意のサイクルである。Ｉ１０サイクル
は制御もしくは書込保護ビットがアクセスされる任意の
サイクルである。例えばデータが書込保護ビットに格納
されるサイクルはＩ１０サイクルであり、それはまた書
込サイクルでもあるためＩ１０書込サイク３９− ルが実行される。

第３図はパイプラインモードにおけるメモリ読取及び書
込サイクルを示すタイミング図である。

本例においてメモリ読取サイクルにはメモリ書込サイク
ルが続く。ＰＶ／出力は書込みが成功したか否かを示す
。ＰＶ／線がローとなると出力は不成功である（選定メ
モリ領域に対する書込保護ビットが１にセットされてい
るために不成功である）アドレス及び制御セットアツプ
時間ペナルティを解消するためにパイプラインモードで
はアドレス及び制御線をラッチするメモリシステムレジ
スタ全体を使用する。データ線はラッチされておらずデ
ータは第３図に示すように正しい時期に生じなければな
らない。パリティは構成レジスタ８内のパリティ制御ビ
ットに従って内部的にラッチすることができる（第１図
）。これが本データから遅延したパリティ出力サイクル
がタイミング図（第３図）に示されている理由である。

これは幾分不都合なことではあるが、データがパリティ
チェッカ１３内を伝播するのに充分な時間だけ全サイク
ルをスローダウンさせるよりも重大ではないと考えられ
る（第１図）。前記したようにいずれの場合もプログラ
ムオフして同じサイクルにパリティを有する遅いサイク
ルを実行することができる。

第４図は制御及び書込保護ビットをアクセスするタイミ
ング図である。この種のサイクルとメモリサイクルとの
間にはいくつかの相違が見られる。

まず第１にバリッド電圧値が他のデータ出力上に維持さ
れて本メモリシステムを使用するプロセッサ内に準安定
状態が生じる可能性を防止はするが、データはＤｏにし
か転送されないという点である。

もう一つの相違点はＰＶ／出力が常にローであるという
点である。これはＩ１０サイクルが生じている確認信号
として使用される。最後の相違点はＩ１０サイクルに対
応するパリティ出力に対してパリティ線が常にインアク
ティブであるという点である（プログラミングに応じて
ハイすなわちハイインピーダンスである）。

第５図は非パイプラインメモリ読取及び書込サイクルに
対するタイミング図である。これはパイプラインモード
における同じサイクルとは実質的に異っている。非パイ
プラインサイクルは通常対応するサイクルよりも実質的
に遅い。非パイプラインサイクルにおいてもシステムク
ロックを書込イネーブル信号として使用することができ
る。それにはＣＬＫ／ＷＥがローでＣＴ線が書込サイク
ルを示す場合には演算を行わないことが必要である。チ
ップが選定されていない時には書込みが生じないため、
Ｃ８／を使用して書込サイクルを制御することもできる
。

第６図は非パイプラインＩ１０サイクルを示す。

非パイプラインＩ１０サイクルは非パイプラインメモリ
サイクルと同じ形状であり、パイプラインＩ１０サイク
ルと同じ機能である。Ｉ１０サイクル中はＰＶ／は常に
ローとなりパリティは常にハイとなる。ＰＶ／はＩ１０
サイクルのエコーとしてローとなり、パリティはＩ１０
サイクルにおいて使用されないためハイのままである。

周辺機能はこのメモリシステムにおいてＣＬＫ／ＷＥ線
及びＣＴＯ〜Ｃ７２線と共にチップ選定４２− （Ｃ８／）線を使用して制御される。第１図のＣＴデコ
ーダ６はこのメモリシステムにおいて周辺機能を制御す
るために制御線をデコードする。

第７ａ図はＣＴデコーダ６が実行する論理機能を示ず。

ｔａＩＯ〜Ｉ２及びＩＣはＣＴＯ−ＣＴ２及びＣ８／を
表わす内部的にバッファされた線である。Ｐｉｐｅ／は
パイプラインモードの内部の行先である。ＩＲ８Ｔ／は
第２図の回路の出力であるリセツ１へ信号の内部の行先
である。ＣＴＯ〜ＣＴ２及びＣ８／は受信された各信号
である。第７ａ図の論理は内部Ｉ１０サイクルを決定す
るＩｌｏ　　ＤＡＴ／信号を発生する。

第７ｂ図は第１図のＣ、Ｔデコーダ６内の残りの論理の
トップレベル図である。この論理は入力ＣＰＵＰＲＯＴ
及びＤＭＡＰＲＯＴを含みそれらはＣＰＵ保護信号及び
ＤＭＡ保護信号であり、アドレスされているデータはＤ
ＭＡ書込保護ファイルもしくはＣＰＵ書込保護ファイル
に関して保護されていることを示す。ＢＡ３及びＢＡ４
は夫々メモリアクセスに対するアドレスビットである。

−４３＝ 第７ｂ図の論理はＰＶＥＮ及びＰＶ／信号を出力する。

ＰＶ／は保護侵害を示す。図示するようにＰＶＥＮは３
状態バツフアにＰＶ／信号を発生さＶるイネーブル信号
である。回路の残りの出力はメモリイネーブルに対する
ＭＥＭＥＮ、書込イネーブルに対するＷＲＩＴＥＮ、外
部バス上にメモリデータが出されていることを示すＤＯ
ＵＴ／、ＤＭＡ書込みに対するＤＭＡＷ、ＣＰＵ書込み
に対するｃｐｕｗ及び構成レジスタへの書込みに対する
ＣＰＷである。

第７Ｃ図は第７ｂ図に示す組合せ論理に対する真偽値表
である。各出力線は特定イベントにマツプされている。

“Ｄ　　５ＥＬＥＣＴ”とマツプされた線はＣ８／が１
であるためメモリシステムのこの特定部に対する゛無関
係°′状態を示し、チップが選定されていないことを意
味する。ＣＰＵ書込失敗及びＤＭＡＩ込失敗は、ＤＭＡ
及びＣＰＵ書込保護回路の干渉によるメモリへデータ入
力の失敗を示す。

［メモリセル］ 第１図のＳＲＡＭ　　ＡＲＲＡＹ３におけるメモリセル
はパラブ　ケイ、チャタージ（Ｐａ１ｌａｂ　Ｋ　。

Ｃｈａｔｔｅｒｊｅｅ　）及びアシュウイン　エム、シ
ャー（Ａｓｈｗｉｎ　Ｍ、５ｈａｈ　）の１９８２年３
月１５日付出願の“低電力ＳＲＡＭセル″なる名称の米
国特許出願筒３５７，９４４号に開示されている。

次に本発明の実施例について詳細に説明する。

本発明の実施例は８に×９メモリでありそのレイアウト
を第８図に示す。メモリは各々が９ビツト位置の各々に
出力を含む２つの４ＫＸ９半アレイに分割されている。

好ましくは各半アレイが冗長な２列を含みその各々が半
アレイ内の任意の欠陥列と置換することができる。列ア
ドレスの１ビツトが右もしくは左の半アレイを選定し、
列アドレスの伯の４ビツトが別々に２段にアドレスされ
る。列デコーダＣＤＩが最下位ビットをデコードして４
本のアドレス線に供給を行う。（４列に対応する）４個
のプライマリセンスアップの各セットがデコーダＣＤＩ
からの４線により制御される多重スイッチを介して１個
のセカンダリセンスアンプに接続されている。デコーダ
ＣＤ２が最−Ｌ位ビットをデコードして各ビット位置に
対して適切なセカンダリセンスアンプＳＡ２を選定する
。各冗長ブロックＲがヒユーズのとんだ状態に応じて対
応する半アレイ内の欠陥列に対して冗長２列の一方を置
換することができる。パリティ発生及びチェック論理Ｐ
ＣＧが８ヒツト入力から第９パリテイビツトを発生し、
且つアレイから読取られる各９ビツトバイトにパリティ
チェックを行う。構成ＲＡＭ回路ＣＮＲＡＭが８メモリ
ブロツク（１６バイト）に対して書込保護情報を記憶し
、且つパリティチェック、アドレスパイプライニング及
びパリティ侵害出力信号のオプショナルアクティブプル
アップの選択可能なイネーブル信号トを示すビットを記
憶する。（アクティブプルアップがディスエーブルされ
ると、多チップを共にワイヤドＯＲすることができるが
外部プルアップ抵抗器を必要とする）。

実施例において構成ＲＡＭすなわちＣＮＲＡＭはメモリ
セルの短い一列である。実施例において４６− ２３メモリセルが設けられているがその中の１９個のみ
が実際にチップ上の制御機能に使用される。

構成ＲＡＭ内の各メモリは第１１図もしくは第１３図に
示すようにすることが好ましい。すなわち各メモリセル
は直接デジタル出力及びワード線ＷＬによりゲートされ
るアナログ出力を有することが好ましい。一対のビット
線ＢＬ及びＢＬが設けられていて構成ＲＡＭ内の各セル
へのゲートアクセスを行い、また線ＢＬ及びＢＬは第１
０図に示すセンスアンプへの相補的入力を与える。各ビ
ット線ＢＬ及びＢＬはそれ自体のロード装置を有し、従
って線ＷＬによりアクセスされるメモリセルの一つが読
取られると、ＢＬ及びＢＬ上の電圧はデジタル振幅全体
を生じることはなく（ビット線ロードに流れる電流を制
限する）セルアクセストランジスタのインピーダンスに
より低減される量だけ変化するに過ぎない。これはデジ
タル信号全体（すなわち供給電圧に等しいハイレベル）
がデータ出線に生じるが、ピッ］・線には例えば数百１
１１Ｖの小さな電圧振幅が生じるに過ぎないことを４７
− 意味する。これは非常に有利である。

構成ＲＡＭ内のビット線上の電圧振幅が制限されるとい
うことは、この構成ＲＡＭがランダムアクセスメモリと
して機能しなければならないために望ましいことである
。すなわちチップがそのさまざまな状態オプションの状
態を決定するように問われると、構成ＲＡＭ内の連続読
取サイクルとなる可能性が極めて高い。これらの特殊構
成ＲＡＭＩ取サイクサイクル中のメモリセルからビット
線に全デジタル信号が出されると、読取妨害となる可能
性が極めて高い。すなわちビット線上に全デジタル信号
がまだ存在１ノでいる間にもう一つのセルがアクセスさ
れると、ビット線上の信号は偶然アクセスされた第２セ
ルへ書き戻される。

こうして本発明で使用する構成ＲＡＭは幾分異常な条件
を満さなければならない、すなわち制御信号として定出
力を出す必要があり、好ましくは従来の高速ＳＲＡＭタ
イミングを使用して読取妨害なしに読取り及び書込まれ
る必要がある。本発明に従って各々が２種の出力を有す
るセル列を使用すればこの問題が解決する。

第９図はメモリチップ内の構成ＲＡＭのブロック接続図
である。前記したように３ビツトＣＴＯ。

ＣＴ１及びＣＴ２がピンから受信されてサイクルの種類
を示す（すなわちＣＰＵアクセス、ＤＭＡアクセスもし
くは構成ＲＡ　Ｍへの書込みもしくは読取りのようなオ
ーバヘッド動作）。

構成デコーダは最上位５行アドレスビットへ８〜Ａ４を
受信し且つサイクル型デ］−ダからデコードされたサイ
クル型の３線を受信する。

構成ＲＡＭデコーダは２つの構成ＲＡＭモードにおいて
異なる機能を行うように特別に設計されている。Ｉ１０
モードにおいてデコーダは５アドレス入力を使用して構
成ＲＡＭ内の２３個のメモリセルの任意の一つを個々に
選定してセルへの読取／書込動作を行う。メモリモード
において書込保護情報を記憶する構成セルの一つがアド
レス線のサブセット（好ましくは最上位３行アドレスビ
ット）及び主メモリのサイクル型制御線により選定され
主メモリへのアドレス及び制御入力が変化する時にダイ
ナミック用込保護制御情報をチップへ供給する。この機
能は主メモリの８つの指定ブロックのいずれがアドレス
されているか及びそのブロックの書込保護を付随する構
成ＲＡＭセルが１状態にセラｉ・されているかに従って
書込保護もしくは抑止、主メモリ書込動作機能を行うの
に使用される。構成ＲＡＭデコーダは主メモリからの３
アドレス入力及びサイクル型制御情報を使用して、各々
が主ＲＡＭメモリの８つの定義されたブロックの一つに
対応する２群の８個の構成セルからの情報をデコードす
る。構成ＲＡＭデコーダ及び主ＲＡＭデコーダは同じア
ドレス線を使用するため、構成ＲＡＭ制御信号と主メモ
リ動作が同期する。

さらに構成ＲＯＭデコーダは冗長ヒユーズ読取／書込動
作を制御する。制御モード中に指定されたアドレス入力
結合によりデコーダ出力信号１０ＣＰＢがイネーブルさ
れヒユーズ読取／書込サイクルをパワーアップする。こ
の場合列アドレス線Ａ９〜Ａ１２（すなわちＡＹＯ〜Ａ
Ｙ３）は一５〇− 冗長アドレスデコーダ内を径路指定されてヒユーズをプ
ログラミング及び／もしくは読取りアレイ内に与えられ
た冗長列と置換される欠陥列位置をコード化する。

実施例の実際の回路を第１０図に示す。

第１０ａ図〜第１０１（図は（フォーマット幅／長さに
より）装置の寸法が与えられた第９図のバッファのサン
プルを示す。このレイアウトは３ｖ給電圧ＶＤＤを使用
して本発明をＮＭＯ８論理に実現したものである。ゲー
トの下に２本の対角線を有する本装置はおよそ０．２ｖ
の閾値電圧を有し、チャネルの下の線とチャネル上の四
角部を有する装置はデプレッションモード装置でありお
よそ−１，２ｖの閾値電圧を有している。チャネルの下
に線を有し且つ図のチャネル端に角部を有する装置（例
えば各メモリセル内で使用されるセルロード）は弱ディ
プレッション装置であり、およそ−〇、６ｖの閾値電圧
を有している。他の装置はエンファンスメントモードで
ありおよそ０．５Ｖの閾値電圧を有している。

５１− デコードノードＣＷ　Ｌ　Ｏ〜ＣＷＩ−１５によりアク
セスされる１６個の構成ＲＡＭメモリセルが書込保護を
制御する。これらのセルの中の８個はＣＰＵ読取りもし
くは書込動作が進行中であることを示す信号ＣＰＵから
引出された信号によりアクセスされ、他の８個はＤＭＡ
信号から引出された信号によりアクセスされる。これら
の相補的信号は最上位行アドレスピッ１〜△Ｘ５　（Ａ
Ｏ＞、ＡＩ６（すなわちＡＩ）及びＡＩ７（すなわちＡ
２）と共に、ビット０ＶＲＤがローの時にデコードされ
てこれら１６セルの中の１個をアクセスする。各メモリ
セルは交差結合されたインバータ対を有し、出力トラン
ジスタＭ２のゲートに全デジタル出力を出す。これらの
１６セルについて構成ＲＡＭにおいてのみ、出力トラン
ジスタＭ２がセルアクセス線ＣＷＬＯ〜ＣＷ１１５によ
り制御される多重トランジスタＭ１と直列に接続される
ことをお判り願いたい。すなわちメモリモードで動作す
る場合台セルはそのトランジスタＭ２を開もしくは閉に
保持し、行アドレスビットが比較されると１６個の１〜
ランジスタＣＷＬ中の１個のみが書込動作中にハイアク
セス信号ＣＷＬを有し、次にこのアクセスされたメモリ
セルによりその多重トランジスタＭ１がオンとなり、ト
ランジスタＭ２はオンであれば一致したＣＰＵＰＲＢも
しくはＤＭＡ　　ＰＲＢをプルダウンすることができる
。

信号ＣＷＬ１６〜ＣＷＩ−１８によりアクセスされる信
号によりアクセスされるセルは単にデジタル出力信号を
出力増幅器に与えるのみであり、次にバッファ段を介し
て制御バスを駆動してさまざまなプログラマブル周辺装
置を制御することをお判り願いたい。これらのアクセル
線ＣＷＬ１６〜ＣＷＬ１８が上昇されているか否かにか
かわらずこれらの出力は連続している。

各セルはまたリヒットトランジスタＭ３を有し、Ｒ８Ｔ
線が上昇されておれば構成ＲＡＭ内の全セルを同期的に
゛′ゼロ″状態とする。前記したようにこれによりメモ
リの制御機能が簡便に初期化される。

各セルはまたパストランジスタＭ４及びＭ５を有し、適
切なＣＷＬ線がハイとなるとメモリの出力ノードをビッ
ト線ＣＢＬ及びＣＢＬに接続する。

これらのビット線はセンスアンプ及びバッファ段に接続
され、ＣＮＲ信号が構成ＲＡＭ読取サイクルを示ず場合
にデータバス出力を出す。同様にＣＮＷ信号が構成ＲＡ
Ｍ書込サイクルを示す場合には、データバス入力線ＣＤ
１がバッファされてセンスアンプを駆動し、ビット線Ｃ
ＢＬ及びＣＢＬを駆動してアクセスセルに情報を書込む
。

前記したようにセルアクセストランジスタＭ４及びＭ５
はビット線上の電圧振幅を制限する必要があり、従って
過度に高いコンダクタンスを有してはならないが、後の
論理段の要求が大きい場合にはドライバ装置Ｍ６及びＭ
７及び／もしくは各セル内のロード装置Ｍ８及びＭ９の
幅は従来の寸法よりも増大しなければならない。従って
図示するようにセルノードからのデジタル出力は即座に
バッファして長いバス線を駆動するのに使用してはなら
ない。すなわちドライバＭ６及びＭ７及び／もしくはロ
ード装置Ｍ８及びＭ９が過度に太き５４− い場合には、バストトランジスタＭ４及びＭ６が拡幅及
び／もしくは短縮されてオン状態コンダクタンスが高く
ならない限り、正しい動作は遅くなるかもしくは不可能
となる。しかしながらこれが生じると前記したようにビ
ット線上の再信号が増加する。再妨害問題を生じること
なくセルから高い論理駆動ケーパビリティを得る一つの
方法は、トランジスタＭ４及びＭ５のコンダクタンスを
高め且つビット線ロードトランジスタＭ１０及びＭｌｌ
のコンダクタンスを高めることである。この場合読取動
作中にアクセストランジスタ中を高い電流が流れるがそ
れはビット線ロードトランジスタＭ１０もしくはＭｌｌ
を流れる高い電流と平衡する。これは各書込サイクル中
の電流消費が高まることを意味し望ましくないことであ
る。しかしながら実施例に使用するセンスアンプは正帰
還を使用してビット線ロードトランジスタＭ１０及びＭ
ｌｌを制御しこれによって書込動作中の全電力消費が低
減することをお判り願いたい。

本発明に使用する連続読取メモリセルを第１１５５− 図及び第１３図に示す。

メモリセルはＮＭＯＳデプレッションロード型であり２
個の交差結合インバータの出力ノード上にデータを記ｍ
ｙる。従来の転送ゲートがセルをビット線対に接続して
転送ゲート（ワード線ノード）上のハイ信号により選定
される単一セルに読取／書込動作を与える。ピッ［へ線
はメモリセルをセンスアンプ及び出力バッファ結合に対
してインターフェイスしてチップのＩ１０ビンに対して
データを送受する。本ＲＡＭセルの特徴はセル内部信号
ノード（インバータ出力）を論理ゲートに接続して、標
準ピット線及びセンス増幅器信号径路に依存せずにセル
内に記憶されたデータを使用できることである。パイプ
ライン及びパリティ制御ビットに対しては、メモリセル
は異なる出力を有する、すなわち両セルノードが外部プ
ッシュプルバッファに送られてパイプライン及びパリテ
ィ制御線を連続的に駆動し、対応するメモリセルデータ
が変った場合のみスイッチングする。書込保護ビットに
ついては一つのみのセルノードがＮＡＮＤ論理ゲートに
出され、そこでそのセルのデコーダ出力は構成メモリビ
ットに記憶された情報及びメモリチップへのアドレス情
報に依存するダイナミック書込保護制御情報を与える。

両タイプのセル共転送グー１〜に対するドライバ装置の
トランスコンダクタンス比が充分大きくて、ワード線が
ハイで転送ゲートがオンである時にセルノードＡ＆Ｂの
ハイ及びロー電圧値の劣化を防止し、セルノードＡ＆Ｂ
をピット線を介してセンスアンプに接続する必要がある
。セルノードＡ＆Ｂのハイ及びロー電圧値はピット線及
び差動型で信号振幅の低減に対する許容度の高いセンス
アンプへの標準データバスに較べてより厳しい条件が論
理ゲートをＡ＆Ｂへ直接接続することによって課される
。

標準メモリセルに較べて転送ゲートは長く且つドライバ
装置は幅が広く電流利得比は高くなる。

ロード装置のコンダクタンスも高くなりＡ＆Ｂに接続さ
れた論理の付加容量負荷を補償する。構成メモリセルの
もう一つの特徴はリセットトランジスタであり、それは
リセット信号がアクティブである時に非同期的にセルを
“０″状態とする。

本技術に習熟した人にはお判りいただけることと思うが
、本発明は広範に修正及び変更が可能であり従って特許
請求の範囲に記載されたものだけに制限する。

【図面の簡単な説明】

第１図はメモリシステムのブロック図、第２図はリセッ
ト回路の略図、第３図はパイプラインメモリサイクルの
タイミング図、第４図はパイプラインＩ１０サイクルの
タイミング図、第５図は非パイプラインメモリサイクル
のタイミング図、第６図は非パイプラインメモリサイク
ルのタイミング図、第７ａ図は制御デコード回路の一部
の略図、８図は書込保護、パリティチェック、パリティ
出力ワイヤドＯＲ及びアドレスパイプライニングの選択
可能な機能を有する実施例のメモリの一般的な物理的レ
イアウト、第９図は実施例のメモリ内５８− にさまざまな周辺回路を有する本発明の構成ＲＡＭの相
互接続のブロック図、第１０ａ図〜第１０に図は本発明
の構成ＲＡＭの実施例の回路図、第１１図はユニポーラ
連続データ出力を出ず実施例の構成ＲＡＭ内の１個のセ
ルの回路図、第１２図は第１１図のメモリセルのサンプ
ルレイアウト、第１３図のメモリセルのサンプルマスク
レイアウトである。 代理人　浅　　村　　　皓 ５９− ＣＴ Ｅｇ、５ Ｆｉｇ、６ 入力 ＣＴＯＸ　０６０００１ＸＩＸＸＩ　ＩＩＩＤＭＡＰＲ
ＯＴ　Ｘ　Ｘ　Ｏ＋Ｘ　ＸＸＸ　ＸＸＸＸ　ＸＸＸ巳力 ｖＥＭＥＮ　　　ＯＯＩ　　ＯＩ　　Ｑ　　Ｉ　　Ｉ　
　ＯＯＯＯＯＯ０ＷＲＩＴＥＮＯＯ嘗ｏ＋ｏｔｏｏｏｏ
ｏｏｏ。 ｃｐｕｗ　　　ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　
ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　　＋　　ｏ　　
。 Ｆ７ｇ、７Ｃ ｔｔｇ９ｂ Ｆｉｇ／θσ ＦＩＧ、１Ｏｄｌ＝ｆｌｊ先 、＾− １ｇ１Ｏｃ ＦＩＧ、ｌ０ｂｌ：鴇ＩＭｋ　　　　　　　　　　　　
ＦＩＧ、１Ｏｃｌ＝、＄ｔｉｉＦｉｇ　１０ｄ ■ｏｃｐＩＩ Ｆｉｇ　１０ｈ ｉｇ１０ｉ ｈνｌの Ｆ／′ｇ、／θｔ ＝　　　　　　１＝ 第１頁の続き 優先権主張　０１９８３年８月３１日■米国（ＵＳ）■
５２８３０３ ０発　明　者　パラブ・ケイ・チャツタ−シイアメリカ
合衆国テキサス州すチ ャードソン・ヘインズ・ドライ ブ１１０７ ０発　明　者　ジェームス・ディー・ガリアアメリカ合
衆国テキサス州ダラ ス・セツジウイツク・ドライブ ９３１ ＠ｌ！　　間者　　シイバリング・ニス・マハントーシ
エテイ アメリカ合衆国テキサス州ダラ ス・ウオルナット・ストリート ・ナンバー２３０　１０１１０ 手続補正書（方式） ％式％ １、事件の表示 昭和５８　　年特許願第　２５２５１２　　　号２、発
明の名称 ３、補正をする者 事件との関係　特許出願人 住　　所 没も　　　テキサス　インスツルメンツ　インコーホレ
イテッド４、代理人 ５、補正命令の日付 昭和５９年　３月　２７日 ６、補正により増加する発明の数 ８、補正の内容　　別紙のとおり

Claims (1)

1. 【特許請求の範囲】 （１）　複数本のアドレス線に接続され一群の記憶素子
   を複数本のデータ線に接続する記憶素子アレイと、 アドレス線に接続され保護された記憶素子群のアドレス
   を記憶する保護回路装置と、 アドレス線及び配憶素子アレイに接続されて保護された
   記憶素子群への書込みを防止する書込回路装置と、 保護回路装置及び書込回路装置に接続されて保護群アド
   レスの入力を制御し且つ書込動作中に書込回路装置をイ
   ネーブルする制御回路装置とを有するメモリ装置。 （２、特許請求の範囲第１項記載のメモリ装置において
   、前記保護回路装置は保護された記憶素子群のアドレス
   を表わすアドレスブロックを記憶するプログラマブル装
   置を含むメモリ装置。 （３）　特許請求の範囲第２項記載のメモリ装置におい
   て、前記保護回路装置はさらにアレイに書込まれるデー
   タのソースを決定する装置と選定ソースからの書込動作
   を制約する装置を含むメモリ装置。 （４）　特許請求の範囲第３項記載のメモリ装置におい
   て、前記制御回路装置は保護状態にかかわらず保護され
   た記憶素子群への書込動作を行う無効機能を有するメモ
   リ装置。 （５）　゛特許請求の範囲第４項記載のメモリ装置にお
   いて、前記書込回路装置は保護された記憶素子群への書
   込動作を試みた時に出力を出す出力装置を含むメモリ装
   置。 （６）　特許請求の範囲第５項記載のメモリ装置におい
   て、前記制御回路装置は前記保護回路装置が保護された
   アドレス群を受信する時に出力を出す機能を有するメモ
   リ装置。 （７）′特許請求の範囲第６項記載のメモリ装置におい
   て、前記制御回路装置は無効機能の状態を決定し、保護
   群アドレスが入力される時期を決定し書込動作中に書込
   回路装置がイネーブルされる時期を決定する複数個の入
   力信号を有するメモリ装置。 （８）　特許請求の範囲第７項記載のメモリ装置におい
   て、前記メモリ装置は単一半導体基板上にモノリシック
   に集積されているメモリ装置。 くっ）　メモリセルアレイと 前記メモリセルアレイから１個もしくは数個の選定セル
   を読取る出力装置と、 前記出力装置の動作を制御して所望のメモリ制御論理機
   能を行う装置を有するプログラマブル周辺回路と、 少くとも１個の前記制御可能周辺回路に接続されその動
   作を制御する構成ＲＡＭとを有し、前記構成ＲＡＭは前
   記各制御可能周辺回路に接続された一定値出力及び差動
   アナログ出力装置を有する集積回路メモリ装置。 （１０）　特許請求の範囲第９項記載のメモリ装置にお
   いて、前記構成ＲＡＭは 一列の連続読取メモリセルを有し、前記各連続メモリセ
   ルは 交差結合ラッチと、 前記交差結合ラッチへの第１及び第２出力接続とを有し
   、前記第１の出力接続は転送ゲートによりゲートされ第
   ２の出力は転送ゲー１〜によりゲートされないメモリ装
   置。 （１１）　特許請求の範囲第１０項記載のメモリ装置に
   おいて、前記各交差結合ラッチは２個のドライバトラン
   ジスタを有し、前記ドライバｉ・ランジスタ及び前記転
   送ゲートは全て絶縁ゲート電界効果型］・ランジスタを
   有し、 前記ドライバゲ−１・の幅対長さの比は前記転送ゲート
   の幅対長さの比の少くとも４倍であるメモリ装置。 （１２、特許請求の範囲第９項記載のメモリ装置におい
   て、前記構成ＲＡＭは複数個のメモリセルを有し前記各
   メモリセルがデジタル及びアナログ出力を出すメモリ装
   置。 （１３）　特許請求の範囲第１２項記載のメモリ装置に
   おいて、前記複数個の各構成ＲＡＭメモリセルは前記メ
   モリセルを選択的にアクセスするデコーダを有するメモ
   リ装置。 （１４）　特許請求の範囲第１２項記載のメモリ装置に
   おいて、前記複数個の構成メモリセルは書込保護情報を
   コード化し、前記各書込保護セルは前記メモリアレイ内
   のセルを定義する前記複数個のアドレスピッ］・の中か
   ら複数個の最上位アドレスビットをデコードするように
   接続されたデコーダを有するメモリ装置。 （１５）　特許請求の範囲第１２項記載のメモリ装置に
   おいて、前記各書込保護メモリセルは前記デジタル出力
   に直列に接続された多重トランジスタを有し、前記多重
   トランジスタは前記各書込保護メモリセルの前記デコー
   ダの出力により制御されるメモリ装置。