JPH0381238B2 - - Google Patents

Description

【発明の詳細な説明】

［発明の背景］ 本発明はスタテイツクRAM、より詳細には周
辺回路を含むスタテイツクRAMに関する。 基本的に２種の半導体メモリがある。その一つ
はダイナミツクランダムアクセスメモリすなわち
ダイナミツクRAMであり、データを短時間セル
内に記憶する。データはこれらのダイナミツク
RAMセルに短時間しか記憶されないため、リフ
レツシユする必要がある。もう一種の半導体メモ
リはスタテイツクRAMであり、リフレツシユを
必要としない。ダイナミツクRAMに対するスタ
テイツクRAMの欠点は、スタテイツクRAMの
方がダイナミツクRAMよりも大きな半導体表面
積を占有することである。 現存する従来のスタテイツクRAM装置はメモ
リ内にデータを記憶するという単純なタスクを実
行する。パイプライニングもしくはパリテイを必
要とするシステムにメモリを使用する場合には、
これらの付加機能を実行するのに付加回路を設け
なければならない。現在の技術状態におけるスタ
テイツクRAMの一例としてインテル素子データ
カタログ、1982年版、第１−44頁から第１−47頁
に記載されたインテル2147Hがある。 本発明の目的はパイプライン、パリテイ及び書
込保護機能等の周辺機能を含むスタテイツク
RAMシステムを提供することである。 ［発明の要約］ 本発明に従つて複数本のアドレス線に接続され
一群の記憶素子を複数本のデータ線に選択的に接
続する記憶素子アレイを含むメモリ装置が提供さ
れる。保護回路も設けられており、それは保護さ
れた記憶素子群のアドレスを記憶するためにアド
レス線に接続されている。書込回路が設けられて
おり、それはアドレス線及び記憶素子アレイに接
続されていてアドレスが保護群のアドレス内にあ
る時にアドレス線によりアドレスされる記憶素子
への書込みを防止する。さらに制御回路が設けら
れており、それは保護回路及び書込回路に接続さ
れていて保護群アドレスの入力を制御して書込動
作中に書込回路をイネーブルとする。 実施例においてメモリ装置が設けられそれは複
数本のアドレス線に接続されて一群の記憶素子を
複数本のデータ線に選択的に接続する記憶素子ア
レイを含んでいる。保護回路が設けられており、
それはアドレス線に接続されていて記憶素子群の
アドレス線を記憶する。この保護回路は選定記憶
装置群を１個もしくは数個の選定書込ソースから
の書込動作に対して保護するケーパビリテイを含
んでいる。特定実施例においてメモリ装置は中央
処理ユニツトにより開始される書込動作及びダイ
レクトメモリアクセス線により開始される書込動
作を含むコンピユータシステムに接続されてい
る。保護回路はDMAからの書込動作とCPUから
の書込動作を識別する。保護回路はユーザがプロ
グラムを行つてCPUもしくはDMAもしくは両者
からの書込動作を抑止する。メモリ装置はさらに
アドレス線及び記憶素子アレイに接続されて保護
された記憶素子群への書込みを防止する書込回路
を含んでいる。保護回路及び書込回路に接続され
た制御回路が設けられており、保護群アドレスの
入力を制御して書込動作中に書込回路をイネーブ
ルとする。実施例の一局面において、保護回路へ
のアドレス入力は記憶素子のブロツクに対応する
フラグをセツトする。保護回路はこれらのブロツ
クの保護状態を含む２組のレジスタを含んでい
る。一組のレジスタはDMA保護ブロツク用であ
り、もう一組はCPU保護ブロツク用である。制
御回路はさらに記憶素子群の保護状態を無視する
無効機能を含んでいる。書込回路はさらに保護さ
れた記憶素子群へ書込みを試みた時期を知らせる
出力を含んでいる。実施例においてこの出力はま
た保護された記憶素子群のアドレスの保護回路へ
の入力を示すのに使用される。 ［実施例の説明］ 本発明は単純なメモリではなく単一半導体チツ
プ上のメモリシステムである。性能を改善してこ
のメモリシステムを高速及び高性能システムに使
用できるようにするために特別な機能が付加され
ている。メモリシステム機能をこの単一チツプ上
に集積することによりコンピユータシステムに使
用する際のパツケージカウントが低減されるもの
と思われる。スタテイツク設計が全体を通して使
用されているためリフレツシユサイクルを必要と
せずシステムタイミングの柔軟性が向上し且つ信
頼度が向上する。 本発明は複雑なサポート機能が組込まれている
点において従来のメモリチツプとは異つている。
この方法は現代の複雑なシステムの一層厳しいス
ループツト条件に、適合させ且つメモリサポート
の負担をシステム全体に配分するために必要と思
われる。本発明の実施例は各々が９ビツトの8192
（8K）語に構成されたスタテイツクメモリ装置で
ある。第９ビツトにより特別なメモリチツプを必
要とせずにパリテイを使用してパリテイビツトを
記憶することができる。これはまた所望により第
９データビツトとして使用することもできる。本
発明はオンチツプパリテイチエツカ／ジエネレー
タを有している。これにより外部論理及びシステ
ム内の特別なチツプを必要とせずにパリテイを与
えることができる。本発明におけるパリテイはプ
ログラマブルである、すなわち所望によりターン
オフしてメモリの９ビツト全部を直接アクセスす
ることができる。メモリアレイをアドレスするの
に13本のアドレス線が使用される。 本発明のもう一つの特別な機能は書込保護回路
である。これによつてメモリ領域はデータを破壊
するような意図せぬ書込みから保護される。メモ
リは1024（1K）語の８ブロツクに分割されてい
る。各ブロツクは書込保護フアイルと呼ばれる特
殊レジスタ内に２ビツトを付随している。１ビツ
トはプロセツサ装置（CPUもしくは中央処理ユ
ニツト）が開始する書込サイクルに対してそのメ
モリブロツクを保護するのかどうかを決定するの
に使用する。もう一つのビツトはダイレクトメモ
リアクセス装置（DMA）が開始するサイクルと
同じ機能を果す。２つの別々の書込保護フアイル
ビツトを使用することにより軍事用プロセツサの
Mil STD−1750Aに適合することが保証される。
しかしながらこの特徴により本発明は一層多能な
装置となる。 本発明において書込保護はバイパスすることが
できる。これによつて書込保護ビツト制御能力を
持たないシステムが本発明を使用することができ
る。またテストや他の目的で（システムスーパバ
イザや他のオペレーテイングシステム等の）優先
順位の高いタスクが書込保護をバイパスもしくは
無効にすることができる。 本発明のもう一つの特徴はパイプラインモード
で作動できることであり、アドレス及び制御セツ
トアツプにメモリアクセス及び制御動作を重畳す
ることができる。パイプラインモードにおいて、
アドレス及び制御信号はクロツク入力の立上縁に
おいてサンプルされる。パイプラインレジスタに
よりアドレス及び制御径路内の伝播遅延が幾分増
大するがこれは他の要因よりも重要でない。第１
にアドレス及び制御信号セツトアツプ時間による
いかなる遅延も無視される。第２にシステムの観
点からプロセツサは一つのメモリサイクルからデ
ータの読取／書込を行い同時に次のサイクルに対
してアドレス及び制御線をセツトアツプすること
ができるため、異なるメモリサイクルからのデー
タの処理を重畳することができる。 所望の場合パイプラインをオフとしてシステム
タイミングを簡単化することができる。非パイプ
ライン動作モードを使用したシステムではパイプ
ラインシステムと同じスループツト速度を達成す
ることができないが、非パイプラインモードで作
動できる能力により本発明の多機能性が高まる。 所望の場合各立上りクロツク縁上のアドレス及
び制御ピンをサンプルするパイプラインレジスタ
を使用することによりパイプライニングを行うこ
とができる。もう一つのレジスタすなわちパリテ
イレジスタを使用して、ある構成においてパリテ
イ機能のパイプライニングを行う。 パリテイ、書込保護及びパイプラインは全て使
用者がプログラム可能である。これによつて本発
明のいくつかのバージヨンをサポートしたり、あ
るいはより多くのサポーテイングハードウエアを
組込む必要がなくなる。この目的のためのＩ／Ｏ
（入力／出力）サイクルと呼ばれるものにより機
能プログラミングが行われる。Ｉ／Ｏサイクルに
おいて全ての特殊機能の動作を制御するために制
御レジスタがアクセスされる。データパスが１ビ
ツト幅にすぎない点を除けば、制御レジスタは実
際の8Kメモリとほとんど同様にアクセスされる。
本発明の現在使用されているものは19個の１ビツ
ト幅制御レジスタを有している。 ３個の制御レジスタが構成レジスタを形成して
いる。これはどの機能がアクテイブかを決定する
のに使用される。パリテイ、パイプラインタイミ
ング及び書込保護は、本レジスタ内のビツトを変
えることによりプログラムすることができる。パ
リテイ出力バツフア機能もプログラム可能であ
る。他の16個の制御レジスタは書込保護フアイル
であり1Kブロツク語をオーバライトから保護す
るのに使用される。これらの機能については前記
したとおりである。書込保護を無効にした場合そ
の内容は無視されるが、将来使用できるように不
変のままである。DMA及びCPU保護メモリ書込
サイクル中に書込保護レジスタを使用してメモリ
書込パルスをゲートする。書込パルスが阻止され
ると特定出力がローとなつて書込失敗を示す。 本発明を特殊機能を制御するのに必要なＩ／Ｏ
サイクルをサポートできないシステムに使用する
こともできる。サイクル制御が部分的に行われる
かもしくはサイクル制御の行われないこれらの動
作モードを“ダム”モードと呼ぶ。例えばリセツ
ト後に本発明は書込保護やパリテイのない非パイ
プラインモードの簡単な8K×９メモリとして機
能することができる。これらのモードについては
後記する。 本発明は６本の制御線により制御される。どの
動作を実行すべきかを定義する３本のCT（サイク
ルタイプ）線と、チツプを活性化するチツプ選定
（CS／）と、本発明を既知の状態に戻すリセツト
（RST／）と、パイプラインモードにおいてメモ
リを同期させるかもしくは非パイプラインモード
において書込イネーブル位相を与えるクロツク書
込イネーブル（CLK／WE）がある。CT線は
Ｉ／Ｏとメモリサイクル、読取りと書込み及び
DMAとCPU制御アクセスを識別する。CT線の
機能については後記する。 本チツプ上のピン（RST／）はメモリシステ
ムを既知の状態にリセツトするのに専用される。
メモリアレイの内容は不変であるが、パイプライ
ンレジスタがクリアされ構成及び書込保護レジス
タが既知の状態にセツトされる。これはメモリシ
ステムをコールドスタートから繰出して初期化す
る唯一の信頼おける方法である。 ［メモリアーキテクチユアの詳細説明］ メモリシステムの詳細ブロツク図を第１図に示
す。アーキテクチユア上このメモリシステムはパ
リテイ、書込保護及びパイプライン動作のサポー
ト回路に囲まれた大きなメモリアレイである。 メモリアレイ３は各々９ビツトの8196語を記憶
している。第１図に示すように13本のアドレスビ
ツト線、IA0〜IA12がアレイ３をアドレスして内
部アドレスバスを形成するのに使用される。メモ
リアドレスパス、A0〜A12は（バツフアのみを
介して）直接内部アドレスバスに供給を行うか、
もしくはパイプラインレジスタ１を使用して周期
的にサンプルすることができる。実際のパスは構
成レジスタ８内のパイプライン制御ビツトの状態
に依存する。このビツトがハイであればパイプラ
インレジスタが使用される。メモリアレイはスタ
テイツク記憶セルを使用しているためリフレツシ
ユを必要としない。 データはID0〜ID8ビツトにより形成された内
部データバス２０上のメモリアレイ３に対して転
送される。データはメモリデータバス２１を形成
する線D0〜D7及びD8／Ｐ上のSRAMに対して転
送される。線D0〜D7はバツフアを介してメモリ
内部データバスに接続されている。データビツト
D8／Ｐはプログラマブルであり、通常のビツト
もしくはパリテイビツトとして使用することがで
きる。パリテイがアクテイブであるとD8／Ｐは
ID8ではなくパリテイチエツカ／ジエネレータ１
３に接続される。メモリ書込サイクルにおいて、
D0〜D7はID8に供給されるパリテイビツトを発
生するのに使用される。メモリ読取サイクルにお
いて、ID0〜ID8からの９ビツトがパリテイチエ
ツカに供給されD8／Ｐ上にパリテイビツトを発
生する。 本発明はいくつかの命令を実行可能なセミイン
テリジエントメモリ制御器を有するメモリと考え
ることができる。命令に従つて異なる種類のメモ
リサイクルが実施される。各サイクルの初めに
CT（サイクルタイプ）線（CS、CT0〜CT2）上
に命令が受信される。これら３本の線CT0，
CT19及びCT2及びCS／及びRST／はデコートさ
れて実施すべき動作を決定する。CTデコーダ６
はCT線から内部制御信号を引出す。第１表にサ
ポートされる異なる種類のサイクル及びそのコー
ドを示す。従来のメモリでは全制御信号が符号化
されない形状であり入力ピンにおいて利用でき
る。全ての特殊機能を保持して32接点パツケージ
構成とするために、いくつかの制御信号をより緻
密な形状とする必要がある。メモリチツプは慣例
上比較的多数使用されるため、パツケージのピン
数を低減するのが有利である。

【表】 パイプラインレジスタ１はアドレスラインA0
〜A12にスイツチインすることができる。第２の
パイプラインレジスタ２は制御ビツトパスCT0〜
CT2及びCS／にスイツチインすることができる。
これらのパイプラインレジスタ１及び２はシステ
ムクロツクであるCLK／WEをトリガオフされた
立上り縁である。パイプラインレジスタ１及び２
はパイプラインビツト及び構成レジスタ８に従つ
て制御パスに対して入切される。データパスには
パイプラインレジスタはない。パリテイレジスタ
１７と呼ばれる特殊なパイプラインレジスタがい
くつかのパリテイモードで使用される。それは
D8／Ｐのみに影響を及ぼす。 このメモリシステムは主としてデバツギング及
び故障許容限界計算の目的で停止サイクルをサポ
ートする。パイプラインモードにおいて、停止と
はパイプラインレジスタがCLK／WEの立上り縁
上に再ロードされないことを意味する。替りに停
止サイクル以外のものが検出されるまで前の内容
を保持して最終サイクルが繰り返される。データ
パス内にはパイプラインレジスタが無いため、最
終サイクルが書込サイクルであつた場合停止中に
データバス上にあるもの全てがメモリシステムに
書込まれる。リセツトの直後に停止サイクルが生
じる場合にはリセツトサイクルはデイセレクトサ
イクルとして処理される。メモリシステムには最
終サイクルが何であつたかという記録がないた
め、非パイプラインモードの停止サイクルはデイ
セレクトサイクルとして処理される。パイプライ
ンレジスタの再ロードを防止しなければならない
ため停止サイクルはパイプラインレジスタの前に
デコードしなければならない。第１図において停
止検出回路１９はCTデコーダ６に入る前にCT線
をテストすることが判る。 CS／は停止サイクルにおいて無関係である。
システム設計者はこのメモリシステムを使用して
バスを必要としない時は常にCT線を未知の状態
に解放することにより偶発する停止サイクルを防
止するよう注意しなければならない。 パリテイチエツカ／ジエネレータ１３及びパリ
テイレジスタ１７が本メモリシステム内のパリテ
イ機能を行うために使用される。構成レジスタ８
内のパリテイビツトのいずれかが１であればパリ
テイはアクテイブである。パリテイがアクテイブ
であれば記憶されたデータ語のパリテイがメモリ
読取サイクル上のD8／Ｐピン上に存在する。パ
リテイがアクテイブであればD8／Ｐはパリテイ
出力信号として機能する。メモリ書込サイクルに
おいてはインアクテイブでありこの場合パリテイ
チエツカ／ジエネレータ１３によID8が駆動され
てビツトD0〜D7上に生じるパリテイを表わす。
メモリ読取サイクルにおいて、９ビツトパリテイ
チエツクがID0〜ID8ビツトに対して実施されそ
の結果がDP／８のメモリシステムから送出され
る。D8／Ｐピンは特別なバツフア１６を必要と
する。パリテイが非活性化されるとこれらのバツ
フアはD0〜D7上で使用されるため正規プツシユ
プルバツフアとして機能する。パリテイモードに
おいて多くのメモリチツプ上のD8／Ｐピンを一
緒に結合して単一パリテイエラー信号を形成する
ことがしばしば望まれる。８ビツトを越える例え
ば16ビツトの長さの語を使用する場合には、２個
もしくはそれ以上のメモリシステムチツプが同時
にオンとなり長い語を形成する。一方のチツプが
パリテイエラーに遭遇して他方が遭遇しない場合
には、信号が衝突する。これを解決するために
D8／Ｐバツフア１６はプルアツプ装置を非活性
化するようにプログラムすることができる。構成
レジスタ８内のパリテイ制御２ビツトのある種の
構成によりD8／Ｐ上のプルアツプ装置１６がタ
ーンオフする（第２表参照）。 データがアクセスされて安定となるまでチエツ
クを開始できないため、パリテイチエツクはシス
テムの動作速度を低めることがある。この余分な
遅延はパリテイパス内で余分な段のパイプライン
を使用している場合には無視できる。読取サイク
ルのパリテイは次のサイクルまで妥当とはならな
いためこの余分な段によりシステムタイミングは
幾分複雑化するが、この余分なレジスタを使用す
ればパリテイチエツクによる遅延は生じない。こ
のパリテイレジスタ１７の使用はプログラム可能
である。それは構成レジスタ８内にパイプライン
パリテイビツトをセツトすることにより径路内に
挿入することができる（第２表参照）。 このパリテイレジスタ１７の効果は次のサイク
ルまでパリテイを読取サイクルから遅延すること
である。このパリテイモードは次サイクルパリテ
イと呼ばれ、同様にパリテイレジスタをバイパス
した時に同じサイクルパリテイが生じる。 パリテイエラーが検出されるとアクテイブプル
ダウン装置１６がD8／Ｐをアクテイブローに降
下する。アクテイブプルダウン装置があるため、
ハイからローへ遷移はプツシユプル装置に匹敵す
る高速度で生じる。アクテイブプルアツプ装置が
非活性化されるとプルアツプは外部レジスタによ
つて行われこれはアクテイブプルアツプ装置より
も多くの時間を要する。メモリアレイからのデー
タは安定化されているため、パリテイ回路は偽パ
リテイエラーを発生してD8／Ｐ線をローとする
ことができパリテイが妥当となるまでに長い回復
時間を要する。 パイプラインモードにおいて次サイクルパリテ
イがアクテイブであれば、パリテイレジスタ１７
はD8／Ｐ上にグリツチが生じるのを防止しなけ
ればならず、従つてパリテイを使用しながらメモ
リシステムから最大可能速度を得る。他の動作モ
ードにおいてはこれは真ではなく、使用者は可能
なグリツチに気付いてパツシブプルアツプ装置が
パリテイ線を安定させる時間を見込まなければな
らない。 構成レジスタ８はこれらの特殊機能のいずれを
使用すべきかを決定するのに使用する３ビツト制
御レジスタである。第２表に構成フアイル内のビ
ツト指定を示す。構成レジスタ８はパイプライン
ビツト及び２個のパリテイ制御ビツトを含んでい
る。パイプラインレジスタ１及び２はパイプライ
ンビツトを使用して起動される。これがハイであ
る時は常に、パイプラインレジスタ１及び２は夫
夫アドレス及び制御ビツトパス内にある。パリテ
イ制御２ビツトがある。そのいずれかがハイであ
るとパリテイはアクテイブである。第２図に示す
ようにこれらはまたパリテイ出力内のパイプライ
ンの余分段及びD8／Ｐの出力バツフア１６、パ
リテイ出力をも制御する。構成レジスタ８に対す
るデータ転送はＩ／Ｏサイクルにより行われる。

【表】 書込保護は書込パルスゲート回路及び２個の８
ビツトレジスタ１０及び１１を使用して行われ
る。これらのレジスタ１０及び１１、書込回路保
護フアイルは一時に１ビツトずつアドレスされて
CPU及びDMAが開始するオーバライトに対して
保護を行う。使用フアイルはCT線をデコードし
て決定される。保護無効サイクルのメモリ書込み
において、書込保護フアイルは無視され書込パル
スが常にメモリアレイ３に通される。 書込保護回路は専用出力PV／を有し、２つの
機能に使用される。第１はメモリ書込サイクルに
おいてこの信号は保護領域に書込みを試みて失敗
したことを示すのに使用される。この場合PV／
信号はローとなり書込みは生じない。第２にこの
信号はＩ／Ｏサイクルにおいて使用される。それ
は機能メモリシステムがＩ／Ｏモードにあるとい
うエコーとしていかなるＩ／Ｏサイクル中にもロ
ーとなる。これは全機能は実施はしないがメモリ
の空白領域すなわちＩ／Ｏスペースがアドレスさ
れる時に実行されないメモリ故障をフラグする必
要があるMil−STD−1750A仕様を満す一つの助
けとなる。 PV／信号は非パイプラインモードにおいて制
御線が安定となる幾分後、もしくはパイプライン
モードにおいてCLK／WEの立上り縁の後に妥当
となる。CLK／WEがローとなつて通常書込パル
スを開始するのを待機する必要はない。 書込保護ビツトは直接Ｉ／Ｏサイクルによりア
クセスされる。それらはまたA0−A2及びサイク
ルのタイプにより定義されるメモリ内の1Kブロ
ツクに従つてメモリサイクル内で読取られて、メ
モリアレイの書込パルスアドレスを通すべきか阻
止すべきかを決定する。使用するレジスタフアイ
ル１０もしくは１１はCT0〜CT2をデコードして
決定されCPUもしくはDMAサイクルが生じてい
るかどうかを決定する。特殊な書込保護無効サイ
クルをCTバスにより信号することができる。こ
の場合“ダミー”フアイルがアドレスされ、それ
は実際には全くフアイルではなく書込パルスゲー
ト回路１２に常に０として読み出される（保護さ
れない）論理である。Ｉ／Ｏアドレススペース内
の空スペースを占有し且つ他の機能にも使用でき
るため、ダミーフアイルはこの動作を記述する手
段として使用される。 第３表は構成フアイルビツトの保護フアイル１
０及び１１へのアドレス方法を示す。Ｉ／Ｏアド
レススペース内のある位置が将来メモリシステム
に付加するために保存されており、他はテストの
目的で保存される。Ｉ／ＯサイクルはD0のみを
使用して構成レジスタ８及び書込保護レジスタ１
０及び１１に対して実際にデータを転送する。
Ｉ／Ｏ書込サイクルにおいて、D0を除く全デー
タ入力が無視される。Ｉ／Ｏ読取サイクルにおい
てD0のみが読取られるビツトからの妥当データ
を有している。他のデータビツトはＩ／Ｏ読取サ
イクル内に妥当データを含んでいない。実際の値
は定義されないがそれらは１及び０に対して妥当
な論理値にある。これはメモリシステムからのデ
ータがレジスタへのシステムクロツク縁上にロツ
クされるシステムにメモリシステムを使用する場
合に必要である。このレジスタへの入力が妥当な
１でも０でもない場合には、準安定状態に入り数
クロツクサイクル中そこにとどまるという小さな
有限の機会がある。このような状態にはめつたに
遭遇しないが発見するのが極端に困難であり著し
い困難を生じる。

【表】

【表】 第１表に示すようにリセツト機能は他の全ての
制御信号を無効にする。それはパイプラインもし
くは非パイプラインモードにおいて非同期的に作
動する唯一の信号である。即座にリセツトするこ
とにより全バツフアが高インピーダンス状態に入
る。第２図にリセツト機能に使用する論理を示
す。リセツト状態に入るのは非同期プロセスであ
りリセツトピン上に論理０が検出されるとすぐに
開始されるが、リセツト状態を離れるのは同期プ
ロセスであり、この状態を離れるのにCLK／WE
ピンの３つの立上り縁が必要である。非パイプラ
インシステムにおいて、これは３個の書込みパル
スを必要とする。第２図に示すように同期リセツ
トは３個のＤ型フリツプフロツプによつて実行さ
れる。 第４表に構成レジスタ８内の全構成ビツトのリ
セツト状態を示す。リセツト状態を離れるのに
CLK／WEの３個の立上り縁を必要とする主目的
は、非同期リセツト信号を使用することなくメモ
リシステムをシステム内の他の要素と同期できる
ようにすることである。メモリシステム内の論理
がリセツト状態を離れる前にそれをCLK／WEと
同期させる。３縁遅延によりプロセツサや他のシ
ステム制御器はメモリ装置よりも前にアクテイブ
となることができる。これによつてメモリシステ
ム内部レジスタを既知の状態に同期的にセツトす
ることができる。

【表】 メモリシステムはまたいくつかの“ダム
（dumb）”モードで作動することもできる。ダム
モードは可能な全サイクル型命令を発生できない
システム内の動作として定義することができる。
本発明によりサポートされる２レベルの“ダムネ
ス”がある。第１のレベルにおいてプロセツサは
Ｉ／Ｏサイクルを実施して構成及び書込保護ビツ
トを変更することができる。これはCTOをハイ
にハードワイヤすることによつて達成される。こ
の第１のダムモードにおいて、メモリシステムは
停止サイクルを実行せず書込保護は常に無視され
る。CT1はＩ／Ｏ０とメモリ１サイクル間を修飾
するのに使用される。 第２のダムモードにおいてCT1もハイとされて
いる。このモードによりメモリ読取り及びメモリ
書込みのみが行われ保護は無効となる。この状態
はシステムプロセツサがCT2に接続された書込／
読取線のみをソースとすることを必要とする。メ
モリシステムはCS／入力により使用されるよう
に選定される。これはアレイ３及び制御ビツトの
全ての読取り及び書込みに対して必要である。 メモリシステムをパイプラインモードで作動で
きるため、パイプラインとした場合にチツプ選定
プロセスは実際には各クロツクの立上り縁上に生
じる。サンプルされると状態が変化して残りのサ
イクルが進行する。同じことはパイプラインパリ
テイを使用する場合にも正しい。この場合CS／
は２サイクル前にサンプルされる。第１表に従つ
てパイプラインモードにおいて停止サイクルが開
始される時は常にCS／信号は“無関係”である。
これは現在のサイクル上でチツプが選定されてい
ない場合でも、任意のサイクルを繰り返すことが
できることを意味する。これは停止サイクルを慎
重に使用する場合のみならずCRT線上の不当信
号による偶発の停止サイクルを防止するためにシ
ステム設計者は慎重に考慮しなければならない。
しかしながら非パイプモードにおいては停止サイ
クルはない。停止コードはデイセレクトを生じ
る。 RST／ピンがリセツトをトリガするのに使用
される。リセツトは全出力バツフアを即座（非同
期的）に非作動とする。それはまた内部カウンタ
をもリセツトしリセツト線がハイとなつて
CLK／WE線上に３個の立上り縁が検出されない
うちはリセツト状態からエグジツトできない（第
２図参照）。全ての内部制御レジスタが既知の状
態にセツトされる。出力バツフアが即座に非作動
とされ且つリセツト状態を離れる前に少くとも３
個のクロツクが得られるため、これは非同期的に
行う必要はない。これはアクテイブロー入力であ
る。メモリシステムがどんな状態にあつても
RST／線は他の全ての入力、CS／さえも無効と
する。 メモリ及び制御レジスタはアドレス線A0〜
A12によりアドレスされる。A0はアドレスの最
上位ビツトと考えられる。ここで“重要なこと”
は1K書込保護境界がA0、A1及びA2により選定
されているということのみである。Ｉ／Ｏサイク
ル中の制御ビツトのアドレツシングにはA0〜A4
を使用する。メモリもしくはＩ／Ｏサイクルの選
定はアドレス線により決定されるのではなくCT
線により制御される。 線D0〜D7は双方向データ線でありその上をメ
モリシステムに対してデータが転送される。D0
またはＩ／Ｏサイクル中に制御レジスタ８，１０
及び１１に対してデータを転送するのにも使用さ
れる。データの転送方向はCT線をデコードして
制御される。 線D8／Ｐは多機能線であり単なるデータ線と
して作動するかもしくは前記したようにパリテイ
エラー出力線として作動することができる。（プ
ログラムされた）非活性化プルアツプ装置を有す
る特殊バツフア１６により相互接続されたいくつ
かのアクテイブメモリシステムからパリテイエラ
ーが出力され余分なシステム論理が省かれる。 PV／線はＩ／Ｏサイクルが生じているかもし
くはサイクルタイプで示されるようにCPUもし
くはDMA装置による保護防害により書込失敗が
生じたことを信号するのに使用される。 CLK／WEは多機能線である、パイプラインモ
ードにおいてそれはシステムクロツクであり、メ
モリ及び制御ビツトへの書込パルスを制御するだ
けでなくパイプラインレジスタへの命令及びデー
タのローデイングを制御する。パイプラインモー
ドにおいては書込パルスとして機能するのみであ
る。メモリシステムの設計によりこの線は非パイ
プラインモードの場合にもシステムクロツクに接
続され、CT線を使用して実際の動作を決定する
ことがお判りいただけることと思う。CT線が書
込みを呼出さない限りメモリもしくは制御ビツト
への書込みは生じない。符号２１等の全ての出力
バツフアがアクテイブプルアツプ及びプルダウン
装置を有する“プツシユ−プル”型であるが、
D8／Ｐのバツフア１６はプルアツプ装置を非活
性化してもよい。この場合には外部プルアツプレ
ジスタを必要とする。メモリシステムの全ての入
出力がバリツド０及び１範囲に関してTTLと同
等に設計されている。 タイミング メモリシステムはパイプラインもしくは非パイ
プラインモードのいずれかにおいて作動すること
ができる。これらのモードのタイミングの相違は
本質的な相違である。読取及び書込サイクルはメ
モリもしくは制御レジスタ（Ｉ／Ｏ）位置のいず
れかのモードで実行することができる。これらは
４クラスのサイクルであるが、それ以上のサイク
ルタイプがある。これらのサイクルは次の通りで
ある。 １ メモリ読取サイクル ２ メモリ書込サイクル ３ Ｉ／Ｏ読取サイクル ４ Ｉ／Ｏ書込サイクル 読取サイクルはメモリシステムによりデータが
ソースされる任意のサイクルである。書込サイク
ルはデータが外部からソースされてメモリシステ
ム内に格納される任意のサイクルである。メモリ
サイクルはメモリアレイ３がアクセスされる任意
のサイクルである。Ｉ／Ｏサイクルは制御もしく
は書込保護ビツトがアクセスされる任意のサイク
ルである。例えばデータが書込保護ビツトに格納
されるサイクルはＩ／Ｏサイクルであり、それは
また書込サイクルでもあるためＩ／Ｏ書込サイク
ルが実行される。 第３図はパイプラインモードにおけるメモリ読
取及び書込サイクルを示すタイミング図である。
本例においてメモリ読取サイクルにはメモリ書込
サイクルが続く。PV／出力は書込みが成功した
か否かを示す。PV／線がローとなると出力は不
成功である（選定メモリ領域に対する書込保護ビ
ツトが１にセツトされているために不成功であ
る）アドレス及び制御セツトアツプ時間ペナルテ
イを解消するためにパイプラインモードではアド
レス及び制御線をラツチするメモリシステムレジ
スタ全体を使用する。データ線はラツチされてお
らずデータは第３図に示すように正しい時期に生
じなければならない。パリテイは構成レジスタ８
内のパリテイ制御ビツトに従つて内部的にラツチ
することができる（第１図）。これが本データか
ら遅延したパリテイ出力サイクルがタイミング図
（第３図）に示されている理由である。これは幾
分不都合なことではあるが、データがパリテイチ
エツカ１３内を伝播するのに充分な時間だけ全サ
イクルをスローダウンさせるよりも重大ではない
と考えられる（第１図）。前記したようにいずれ
の場合もプログラムオフして同じサイクルにパリ
テイを有する遅いサイクルを実行することができ
る。 第４図は制御及び書込保護ビツトをアクセスす
るタイミング図である。この種のサイクルとメモ
リサイクルとの間にはいくつかの相違が見られ
る。まず第１にバリツド電圧値が他のデータ出力
上に維持されて本メモリシステムを使用するプロ
セツサ内に準安定状態が生じる可能性を防止はす
るが、データはD0にしか転送されないという点
である。もう一つの相違点はPV／出力が常にロ
ーであるという点である。これはＩ／Ｏサイクル
が生じている確認信号として使用される。最後の
相違点はＩ／Ｏサイクルに対応するパリテイ出力
に対してパリテイ線が常にインアクテイブである
という点である（プログラミングに応じてハイす
なわちハイインピーダンスである）。 第５図は非パイプラインメモリ読取及び書込サ
イクルに対するタイミング図である。これはパイ
プラインモードにおける同じサイクルとは実質的
に異つている。非パイプラインサイクルは通常対
応するサイクルよりも実質的に遅い。非パイプラ
インサイクルにおいてもシステムクロツクを書込
イネーブル信号として使用することができる。そ
れにはCLK／WEがローでCT線が書込サイクル
を示す場合には演算を行わないことが必要であ
る。チツプが選定されていない時には書込みが生
じないため、CS／を使用して書込サイクルを制
御することもできる。 第６図は非パイプラインＩ／Ｏサイクルを示
す。非パイプラインＩ／Ｏサイクルは非パイプラ
インメモリサイクルと同じ形状であり、パイプラ
インＩ／Ｏサイクルと同じ機能である。Ｉ／Ｏサ
イクル中はRV／は常にローとなりパリテイは常
にハイとなる。PV／はＩ／Ｏサイクルのエコー
としてローとなり、パリテイはＩ／Ｏサイクルに
おいて使用されないためハイのままである。 周辺機能はこのメモリシステムにおいて
CLK／WE線及びCT0〜CT2線と共にチツプ選定
（CS／）線を使用して制御される。第１図のCT
デコーダ６はこのメモリシステムにおいて周辺機
能を制御するために制御線をデコードする。 第７ａ図はCTデコーダ６が実行する論理機能
を示す。線I0〜I2及びIcはCT0〜CT2及びCS／を
表わす内部的にバツフアされた線である。
Pipe／はパイプラインモードの内部の行先であ
る。IRST／は第２図の回路の出力であるリセツ
ト信号の内部の先行である。CT0〜CT2及び
CS／は受信された各信号である。第７ａ図の論
理は内部Ｉ／Ｏサイクルを決定するＩ／Ｏ
DAT／信号を発生する。 第７ｂ図は第１図のCTデコーダ６内の残りの
論理のトツプレベル図である。この論理は入力
CPUPROT及びDMADROTを含みそれらは
CPU保護信号及びDMA保護信号であり、アドレ
スされているデータはDMA書込保護フアイルも
しくはCPU書込保護フアイルに関して保護され
ていることを示す。BA3及びBA4は夫々メモリ
アクセスに対するアドレスビツトである。 第７ｂ図の論理はPVEN及びPV／信号を出力
する。PV／は保護侵害を示す。図示するように
PVENは３状態バツフアにPV／信号を発生させ
るイネーブル信号である。回路の残りの出力はメ
モリイネーブルに対するMEMEN、書込イネー
ブルに対するWRITEN、外部バス上にメモリデ
ータが出されていることを示すDOUT／、DMA
書込みに対するDMAW、CPU書込みに対する
CPUW及び構成レジスタへの書込みに対する
CPWである。 第７ｃ図は第７ｂ図に示す組合せ論理に対する
真偽値表である。各出力線は特定イベントにマツ
プされている。“Ｄ SELECT”とマツプされた
線はCS／が１であるためメモリシステムのこの
特定部に対する“無関係”状態を示し、チツプが
選定されていないことを意味する。CPU書込失
敗及びDMA書込失敗は、DMA及びCPU書込保
護回路の干渉によるメモリへデータ入力の失敗を
示す。 ［メモリセル］ 第１図のSRAM ARRAY３におけるメモリセ
ルはパラブ ケイ．チヤタージ（Pallab K.
Chatterjee）及びアシユウイン エム．シヤー
（Ashwin M.Shah）の1982年３月15日付出願の
“低電力SRAMセル”なる名称の米国特許出願第
357944号に開示されている。 次に本発明の実施例について詳細に説明する。 本発明の実施例は8K×９メモリでありそのレ
イアウトを第８図に示す。メモリは各々が９ビツ
ト位置の各々に出力を含む２つの4K×９半アレ
イに分割されている。好ましくは各半アレイが冗
長な２列を含みその各々が半アレイ内の任意の欠
陥列と置換することができる。列アドレスの１ビ
ツトが右もしくは左の半アレイを選定し、列アド
レスの他の４ビツトが別々に２段にアドレスされ
る。列デコーダCD1が最下位ビツトをデコードし
て４本のアドレス線に供給を行う。（４列に対応
する）４個のプライマリセンスアツプの各セツト
がデコーダCD1からの４線により制御される多重
スイツチを介して１個のセカンダリセンスアンプ
に接続されている。デコーダCD2が最上位ビツト
をデコードして各ビツト位置に対して適切なセカ
ンダリセンスアンプSA2を選定する。各冗長ブロ
ツクＲがヒユーズのとんだ状態に応じて対応する
半アレイ内の欠陥列に対して冗長２列の一方を置
換することができる。パリテイ発生及びチエツク
論理PCGが８ビツト入力から第９パリテイビツ
トを発生し、且つアレイから読取られる各９ビツ
トバイトにパリテイチエツクを行う。構成RAM
回路CNRAMが８メモリブロツク（16バイト）
に対して書込保護情報を記憶し、且つパリテイチ
エツク、アドレスパイプライニング及びパリテイ
侵害出力信号のオプシヨナルアクテイブプルアツ
プの選択可能なイネーブルメントを示すビツトを
記憶する。（アクテイブプルアツプがデイスエー
ブルされると、多チツプを共にワイヤドORする
ことができるが外部プルアツプ抵抗器を必要とす
る）。 実施例において構成RAMすなわちCNRAMは
メモリセルの短い一列である。実施例において23
メモリセルが設けられているがその中の19個のみ
が実際にチツプ上の制御機能に使用される。 構成RAM内の各メモリは第１１図もしくは第
１３図に示すようにすることが好ましい。すなわ
ち各メモリセルは直接デジタル出力及びワード線
WLによりゲートされるアナログ出力を有するこ
とが好ましい。一対のビツト線BL及びが設け
られていて構成RAM内の各セルへのゲートアク
セスを行い、また線BL及びは第１０図に示す
センスアンプへの相補的入力を与える。各ビツト
線BL及びはそれ自体のロード装置を有し、従
つて線WLによりアクセスされるメモリセルの一
つが読取られると、BL及び上の電圧はデジタ
ル振幅全体を生じることはなく（ビツト線ロード
に流れる電流を制限する）セルアクセストランジ
スタのインピーダンスにより低減される量だけ変
化するに過ぎない。これはデジタル信号全体（す
なわち供給電圧に等しいハイレベル）がデータ出
線に生じるが、ビツト線には例えば数百mVの小
さな電圧振幅が生じるに過ぎないことを意味す
る。これは非常に有利である。 構成RAM内のビツト線上の電圧振幅が制限さ
れるということは、この構成RAMがランダムア
クセスメモリとして機能しなければならないため
に望ましいことである。すなわちチツプがそのさ
まざまな状態オプシヨンの状態を決定するように
問われると、構成RAM内の連続読取サイクルと
なる可能性が極めて高い。これらの特殊構成
RAM読取サイクル中に一つのメモリセルからビ
ツト線に全デジタル信号が出されると、読取妨害
となる可能性が極めて高い。すなわちビツト線上
に全デジタル信号がまだ存在している間にもう一
つのセルがアクセスされると、ビツト線上の信号
は偶然アクセスされた第２セルへ書き戻される。 こうして本発明で使用する構成RAMは幾分異
常な条件を満さなければならない、すなわち制御
信号として定出力を出す必要あり、好ましくは従
来の高速SRAMタイミングを使用して読取妨害
なしに読取り及び書込まれる必要がある。本発明
に従つて各々が２種の出力を有するセル列を使用
すればこの問題が解決する。 第９図はメモリチツプ内の構成RAMのブロツ
ク接続図である。前記したように３ビツトCT0、
CT1及びCT2がピンから受信されてサイクルの種
類を示す（すなわちCPUアクセス、DMAアクセ
スもしくは構成RAMへの書込みもしくは読取り
のようなオーバヘツド動作）。 構成デコーダは最上位５行アドレスビツトA8
〜A4を受信し且つサイクル型デコーダからデコ
ードされたサイクル型の３線を受信する。 構成RAMデコーダは２つの構成RAMモード
において異なる機能を行うように特別に設計され
ている。Ｉ／Ｏモードにおいてデコーダは５アド
レス入力を使用して構成RAM内の23個のメモリ
セルの任意の一つを個々に選定してセルへの読
取／書込動作を行う。メモリモードにおいて書込
保護情報を記憶する構成セルの一つがアドレス線
のサブセツト（好ましくは最上位３行アドレスビ
ツト）及び主メモリのサイクル型制御線により選
定され主メモリへのアドレス及び制御入力が変化
する時にダイナミツク書込保護制御情報をチツプ
へ供給する。この機能は主メモリの８つの指定ブ
ロツクのいずれがアドレスされているか及びその
ブロツクの書込保護を付随する構成RAMセルが
１状態にセツトされているかに従つて書込保護も
しくは抑止、主メモリ書込動作機能を行うのに使
用される。構成RAMデコーダは主メモリからの
３アドレス入力及びサイクル型制御情報を使用し
て、各々が主RAMメモリの８つの定義されたブ
ロツクの一つに対応する２群の８個の構成セルか
らの情報をデコードする。構成RAMデコーダ及
び主RAMデコーダは同じアドレス線を使用する
ため、構成RAM制御信号と主メモリ動作が同期
する。 さらに構成ROMデコーダは冗長ヒユーズ読
取／書込動作を制御する。制御モード中に指定さ
れたアドレス入力結合によりデコーダ出力信号
IOCPBがイネーブルされヒユーズ読取／書込サ
イクルをパワーアツプする。この場合列アドレス
線A9〜A12（すなわちAY0〜AY3）は冗長アドレ
スデコーダ内を径路指定されてヒユーズをプログ
ラミング及び／もしくは読取りアレイ内に与えら
れた冗長列と置換される欠陥列位置をコード化す
る。 実施例の実際の回路を第１０図に示す。 第１０ａ図〜第１０ｋ図は（フオーマツト幅／
長さにより）装置の寸法が与えられた第９図のバ
ツフアのサンプルを示す。このレイアウトは3v
給電圧VDDを使用して本発明をNMOS論理に実
現したものである。ゲートの下に２本の対角線を
有する本装置はおよそ0.2vの閾値電圧を有し、チ
ヤネルの下の線とチヤネル上の四角部を有する装
置はデプレツシヨンモード装置でありおよそ−
1.2vの閾値電圧を有している。チヤネルの下に線
を有し且つ図のチヤネル端に角部を有する装置
（例えば各メモリセル内で使用されるセルロード）
は弱デイプレツシヨン装置であり、およそ−0.6v
の閾値電圧を有している。他の装置はエンフアン
スメントモードでありおよそ0.5vの閾値電圧を有
している。 デコードノードCWL0〜CWL15によりアクセ
スされる16個の構成RAMメモリセルが書込保護
を制御する。これらのセルの中の８個はCPU読
取りもしくは書込動作が進行中であることを示す
信号CPUから引出された信号によりアクセスさ
れ、他の８個はDMA信号から引出された信号に
よりアクセスされる。これらの相補的信号は最上
位行アドレスビツトＡ×５（A0）、Ａ×６（すなわ
ちA1）及びＡ×７（すなわちA2）と共に、ビツ
トOVRDがローの時にデコードされてこれら16
セルの中の１個をアクセスする。各メモリセルは
交差結合されたインバータ対を有し、出力トラン
ジスタM2のゲートに全デジタル出力を出す。こ
れらの16セルについて構成RAMにおいてのみ、
出力トランジスタM2がセルアクセル線CWL0〜
CWL15により制御される多重トランジスタM1と
直列に接続されることをお判り願いたい。すなわ
ちメモリモードで動作する場合各セルはそのトラ
ンジスタM2を開もしくは閉に保持し、行アドレ
スビツトが比較されると16個のトランジスタ
CWL中の１個のみが書込動作中にハイアクセス
信号CWLを有し、次にこのアクセスされたメモ
リセルによりその多重トランジスタM1がオンと
なり、トランジスタM2はオンであれば一致した
CPUPRBもしくはDMA PRBをプルダウンする
ことができる。 信号CWL16〜CWL18によりアクセスされる信
号によりアクセスされるセルは単にデジタル出力
信号を出力増幅器に与えるのみであり、次にバツ
フア段を介して制御バスを駆動してさまざまなプ
ログラマブル周辺装置を制御することをお判り願
いたい。これらのアクセル線CWL16〜CWL18が
上昇されているか否かにかかわらずこれらの出力
は連続している。 各セルはまたリセツトトランジスタM3を有し、
RST線が上昇されておれば構成RAM内の全セル
を同期的に“ゼロ”状態とする。前記したように
これによりメモリの制御機能が簡便に初期化され
る。 各セルはまたパストランジスタM4及びM5を有
し、適切なCWL線がハイとなるとメモリの出力
ノードをビツト線CBL及びCBLに接続する。こ
れらのビツト線はセンスアンプ及びバツフア段に
接続され、CNR信号が構成RAM読取サイクルを
示す場合にデータバス出力を出す。同様にCNW
信号が構成RAM書込サイクルを示す場合には、
データバス入力線CD1がバツフアされてセンスア
ンプを駆動し、ビツト線CBL及びCBLを駆動し
てアクセスセルに情報を書込む。 前記したようにセルアクセストランジスタM4
及びM5はビツト線上の電圧振幅を制限する必要
があり、従つて過度に高いコンダクタンスを有し
てはならないが、後の論理段の要求が大きい場合
にはドライバ装置M6及びM7及び／もしくは各セ
ル内のロード装置M8及びM9の幅は従来の寸法よ
りも増大しなければならない。従つて図示するよ
うにセルノードからのデジタル出力は即座にバツ
フアして長いバス線を駆動するのに使用してはな
らない。すなわちドライバM6及びM7及び／もし
くはロード装置M8及びM9が過度に大きい場合に
は、パストトランジスタM4及びM6が拡幅及び／
もしくは短縮されてオン状態コンダクタンスが高
くならない限り、正しい動作は遅くなるかもしく
は不可能となる。しかしながらこれが生じると前
記したようにビツト線上の再信号が増加する。再
妨害問題を生じることなくセルから高い論理駆動
ケーパビリテイを得る一つの方法は、トランジス
タM4及びM5のコンダクタンスを高め且つビツト
線ロードトランジスタM10及びM11のコンダクタ
ンスを高めることである。この場合読取動作中に
アクセストランジスタ中を高い電流が流れるがそ
れはビツト線ロードトランジスタM10もしくは
M11を流れる高い電流と平衡する。これは各書込
サイクル中の電流消費が高まることを意味し望ま
しくないことである。しかしながら実施例に使用
するセンスアンプは正帰還を使用してビツト線ロ
ードトランジスタM10及びM11を制御しこれによ
つて書込動作中の全電力消費が低減することをお
判り願いたい。 本発明に使用する連続読取メモリセルを第１１
図及び第１３図に示す。 メモリセルはNMOSデプレツシヨンロード型
であり２個の交差結合インバータの出力ノード上
にデータを記憶する。従来の転送ゲートがセルを
ビツト線対に接続して転送ゲート（ワード線ノー
ド）上のハイ信号により選定される単一セルに読
取／書込動作を与える。ビツト線はメモリセルを
センスアンプ及び出力バツフア結合に対してイン
ターフエイスしてチツプのＩ／Ｏピンに対してデ
ータを送受する。本RAMセルの特徴はセル内部
信号ノード（インバータ出力）を論理ゲートに接
続して、標準ビツト線及びセンス増幅器信号径路
に依存せずにセル内に記憶されたデータを使用で
きることである。パイプライン及びパリテイ制御
ビツトに対しては、メモリセルは異なる出力を有
する、すなわち両セルノードが外部ブツシユプル
バツフアに送られてパイプライン及びパリテイ制
御線を連続的に駆動し、対応するメモリセルデー
タが変つた場合のみスイツチングする。書込保護
ビツトについては一つのみのセルノードが
NAND論理ゲートに出され、そこでそのセルの
デコーダ出力は構成メモリビツトに記憶された情
報及びメモリチツプへのアドレス情報に依存する
ダイナミツク書込保護制御情報を与える。両タイ
プのセル共転送ゲートに対するドライバ装置のト
ランスコンダクタンス比が充分大きくて、ワード
線がハイで転送ゲートがオンである時にセルノー
ドＡ＆Ｂのハイ及びロー電圧値の劣化を防止し、
セルノードＡ＆Ｂをビツト線を介してセンスアン
プに接続する必要がある。セルノードＡ＆Ｂのハ
イ及びロー電圧値はビツト線及び差動型で信号振
幅の低減に対する許容度の高いセンスアンプへの
標準データパスに較べてより厳しい条件が論理ゲ
ートをＡ＆Ｂへ直接接続することによつて課され
る。 標準メモリセルに較べて転送ゲートは長く且つ
ドライバ装置は幅が広く電流利得比は高くなる。
ロード装置のコンダクタンスも高くなりＡ＆Ｂに
接続された論理の付加容量負荷を補償する。構成
メモリセルのもう一つの特徴はリセツトトランジ
スタであり、それはリセツト信号がアクテイブで
ある時に非同期的にセルを“０”状態とする。 本技術に習熟した人にはお判りいただけること
と思うが、本発明は広範に修正及び変更が可能で
あり従つて特許請求の範囲に記載されたものだけ
に制限する。

【図面の簡単な説明】

第１図はメモリシステムのブロツク図、第２図
はリセツト回路の略図、第３図はパイプラインメ
モリサイクルのタイミング図、第４図はパイプラ
インＩ／Ｏサイクルのタイミング図、第５図は非
パイプラインメモリサイクルのタイミング図、第
６図は非パイプラインＩ／Ｏサイクルのタイミン
グ図、第７ａ図は制御デコード回路の一部の略
図、第７ｂ図は残りの制御デコード回路の略図、
第７ｃ図は第７ｂ図の組合せ論理の真偽値を示す
図、第８図は書込保護、パリテイチエツク、パリ
テイ出力ワイヤドOR及びアドレスパイプライニ
ングの選択可能な機能を有する実施例のメモリの
一般的な物理的レイアウト、第９図は実施例のメ
モリ内にさまざまな周辺回路を有する本発明の構
成RAMの相互接続のブロツク図、第１０ａ図〜
第１０ｋ図は本発明の構成RAMの実施例の回路
図、第１１図はユニポーラ連続データ出力を出す
実施例の構成RAM内の１個のセルの回路図、第
１２図は第１１図のメモリセルのサンプルレイア
ウト、第１３図は相補的連続読取出力が出される
実施例のもう一種のメモリセル構成RAMを示す
図、第１４図は第１３図のメモリセルのサンプル
マスクレイアウトである。

Claims (1)

1. 【特許請求の範囲】 １ 外部アドレスでアドレス可能な記憶素子アレ
   イを有し、複数の外部データソースから供給され
   るデータの選択的書き込み及び読出し可能なメモ
   リ装置であつて、 書き込み動作が試みられた時に外部データソー
   スを識別する識別回路と、 個々の外部データソースによる書き込み動作か
   ら保護された上記記憶素子アレイを識別する情報
   を格納するとともに、書き込み動作が試みられた
   時にデータの書き込みが試みられた先のアドレス
   が上記識別回路によつて識別された外部データソ
   ースによる書き込み動作に対して保護されている
   か否かを決定する保護回路と、 上記記憶素子アレイに接続されて、上記複数の
   外部データソースからのアドレスに従つて選択さ
   れた記憶素子にデータを書き込む書き込み回路
   と、 上記保護回路と書き込み回路に接続されて、当
   該保護回路によつて保護されるよう規定されたア
   ドレスを有する記憶素子への書き込み動作の試み
   に際して上記書き込み回路を無効化する制御回
   路、 とを備えたメモリ装置。 ２ 特許請求の範囲第１項に記載のメモリ装置に
   おいて、 上記制御回路は上記記憶素子アレイの保護され
   たグループの保護状態にも係わらず、当該保護さ
   れたグループの記憶素子アレイに対して書き込み
   動作を行う優先機能を有することを特徴とするメ
   モリ装置。 ３ 特許請求の範囲第１項に記載のメモリ装置に
   おいて、 上記保護回路に記憶された情報は、ユーザ情報
   であることを特徴とするメモリ装置。