JP3086052B2 - Ｅｅｐｒｏｍ - Google Patents
ＥｅｐｒｏｍInfo
- Publication number
- JP3086052B2 JP3086052B2 JP6243492A JP6243492A JP3086052B2 JP 3086052 B2 JP3086052 B2 JP 3086052B2 JP 6243492 A JP6243492 A JP 6243492A JP 6243492 A JP6243492 A JP 6243492A JP 3086052 B2 JP3086052 B2 JP 3086052B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- signal
- state
- writing
- eeprom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばＩＣカードに搭
載されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）
に関し、より詳しくはＥＥＰＲＯＭに対する書き込み制
限をソフトウェア的のみならずハードウェア的にも可能
になったＥＥＰＲＯＭに関する。
載されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）
に関し、より詳しくはＥＥＰＲＯＭに対する書き込み制
限をソフトウェア的のみならずハードウェア的にも可能
になったＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一従来例として、低電圧
動作時の誤動作による書き込みを禁止するために、該Ｅ
ＥＰＲＯＭに印加される電圧のレベルを検出し、該レベ
ルが正常電圧レベルになるまで書き込みを禁止するシス
テム構成をとるものがある。すなわち、低電圧動作時に
おいては、ＥＥＰＲＯＭに対する書き込みがハードウェ
ア的に禁止されるシステム構成がとられている。このシ
ステム構成においては、正常電圧レベル時における書き
込みをハードウェア的に制限するシステム構成まではと
られていない。
動作時の誤動作による書き込みを禁止するために、該Ｅ
ＥＰＲＯＭに印加される電圧のレベルを検出し、該レベ
ルが正常電圧レベルになるまで書き込みを禁止するシス
テム構成をとるものがある。すなわち、低電圧動作時に
おいては、ＥＥＰＲＯＭに対する書き込みがハードウェ
ア的に禁止されるシステム構成がとられている。このシ
ステム構成においては、正常電圧レベル時における書き
込みをハードウェア的に制限するシステム構成まではと
られていない。
【０００３】ところで、この種のＥＥＰＲＯＭが搭載さ
れるＩＣカードにおいては、セキュリティ性を維持する
必要がある。
れるＩＣカードにおいては、セキュリティ性を維持する
必要がある。
【０００４】そこで、ＩＣカードにおいては、正常電圧
レベル時において、ソフトウェア的にＥＥＰＲＯＭに対
する書き込みを禁止する手段が従来よりとられている。
すなわち、通常アプリケーション上で発生する書き込み
禁止をプログラムソフトが管理するシステム構成がとら
れている。
レベル時において、ソフトウェア的にＥＥＰＲＯＭに対
する書き込みを禁止する手段が従来よりとられている。
すなわち、通常アプリケーション上で発生する書き込み
禁止をプログラムソフトが管理するシステム構成がとら
れている。
【０００５】より具体的には、ＩＣカードの有効期限が
過ぎた場合に、内蔵時計や外部端末から送られてくる日
付データにより、ＥＥＰＲＯＭに対する書き込みをプロ
グラムソフトにより制限したり、或は発行者等の登録を
一度登録した後は書き換えをソフトウェア的に禁止する
手法がとられている。
過ぎた場合に、内蔵時計や外部端末から送られてくる日
付データにより、ＥＥＰＲＯＭに対する書き込みをプロ
グラムソフトにより制限したり、或は発行者等の登録を
一度登録した後は書き換えをソフトウェア的に禁止する
手法がとられている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＥＥＰ
ＲＯＭにおいては、プログラムの暴走やプログラムの改
ざんによってはＥＥＰＲＯＭに対する書き換えが可能に
なるため、プログラムソフトだけでＥＥＰＲＯＭに対す
る書き込みを制限するには限界がある。
ＲＯＭにおいては、プログラムの暴走やプログラムの改
ざんによってはＥＥＰＲＯＭに対する書き換えが可能に
なるため、プログラムソフトだけでＥＥＰＲＯＭに対す
る書き込みを制限するには限界がある。
【０００７】かかる事情により、この種のＥＥＰＲＯＭ
が搭載される従来のＩＣカードにおいては、そのセキュ
リティ性を向上する上で限界があったのが現状である。
が搭載される従来のＩＣカードにおいては、そのセキュ
リティ性を向上する上で限界があったのが現状である。
【０００８】本発明はこのような従来技術の課題を解決
するものであり、書き込み制限をハードウェア的にも可
能とし、例えばＩＣカードに搭載した場合にそのセキュ
リティ性を格段に向上できるＥＥＰＲＯＭを提供するこ
とを目的とする。
するものであり、書き込み制限をハードウェア的にも可
能とし、例えばＩＣカードに搭載した場合にそのセキュ
リティ性を格段に向上できるＥＥＰＲＯＭを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明のＥＥＰＲＯＭ
は、外部から入力されるアドレスに応じて手段の選択を
行うアドレスデコード手段と、データを記憶する第１の
メモリ手段及び第２のメモリ手段と、該第１のメモリ手
段に対し、書き込み可能な状態又は書き込み不可能な状
態に設定され、その設定された状態を表す信号を出力す
る第１の書き込み制限手段と、該第１の書き込み制限手
段から出力される信号に基づいて、該第１のメモリ手段
へ書き込み可能信号又は書き込み不可能信号を出力する
第１の論理演算手段と、該第２のメモリ手段に対し、書
き込み可能な状態又は書き込み不可能な状態に設定さ
れ、その設定された状態を表す信号を出力する第２の書
き込み制限手段と、該第２の書き込み制限手段から出力
される信号に基づいて、該第２のメモリ手段へ書き込み
可能信号又は書き込み不可能信号を出力する第２の論理
演算手段と、該第２の書き込み制限手段から出力される
信号を回帰させて、該第２の書き込み制限手段を制御す
るための制御信号を出力する第３の論理演算手段とを備
え、該第２の書き込み制限手段が、該第２のメモリ手段
に対して、初期状態でのみ書き込み可能な状態にあり、
書き込み不可能な状態に設定されると、その状態を表す
信号を出力し、その信号が、該第３の論理演算手段を介
して該第２の書き込み制限手段に入力されると共に、該
第２の論理演算手段に入力され、該第２の論理演算手段
から出力される書き込み不可能信号が該第２のメモリ手
段に入力されて、該第２のメモリ手段の書き込みが制限
される構成としており、そのことにより上記目的が達成
される。より具体的には、本発明のＥＥＰＲＯＭは、例
えば、図１に示すように、アドレスデコード手段として
アドレスデコーダ１、第１のメモリ手段としてメモリア
レイ３、第２のメモリ手段としてメモリアレイ５、第１
の書き込み制限手段として書き込み制限レジスタ２、第
２の書き込み制限手段として書き込み制限レジスタ４、
第１の論理演算手段として負論理のＡＮＤ回路１０、第
２の論理演算手段として負論理のＡＮＤ回路１２、第３
の論理演算手段として負論理のＡＮＤ回路１１で構成す
ることができる。
は、外部から入力されるアドレスに応じて手段の選択を
行うアドレスデコード手段と、データを記憶する第１の
メモリ手段及び第２のメモリ手段と、該第１のメモリ手
段に対し、書き込み可能な状態又は書き込み不可能な状
態に設定され、その設定された状態を表す信号を出力す
る第１の書き込み制限手段と、該第１の書き込み制限手
段から出力される信号に基づいて、該第１のメモリ手段
へ書き込み可能信号又は書き込み不可能信号を出力する
第１の論理演算手段と、該第２のメモリ手段に対し、書
き込み可能な状態又は書き込み不可能な状態に設定さ
れ、その設定された状態を表す信号を出力する第２の書
き込み制限手段と、該第２の書き込み制限手段から出力
される信号に基づいて、該第２のメモリ手段へ書き込み
可能信号又は書き込み不可能信号を出力する第２の論理
演算手段と、該第２の書き込み制限手段から出力される
信号を回帰させて、該第２の書き込み制限手段を制御す
るための制御信号を出力する第３の論理演算手段とを備
え、該第２の書き込み制限手段が、該第２のメモリ手段
に対して、初期状態でのみ書き込み可能な状態にあり、
書き込み不可能な状態に設定されると、その状態を表す
信号を出力し、その信号が、該第３の論理演算手段を介
して該第２の書き込み制限手段に入力されると共に、該
第２の論理演算手段に入力され、該第２の論理演算手段
から出力される書き込み不可能信号が該第２のメモリ手
段に入力されて、該第２のメモリ手段の書き込みが制限
される構成としており、そのことにより上記目的が達成
される。より具体的には、本発明のＥＥＰＲＯＭは、例
えば、図１に示すように、アドレスデコード手段として
アドレスデコーダ１、第１のメモリ手段としてメモリア
レイ３、第２のメモリ手段としてメモリアレイ５、第１
の書き込み制限手段として書き込み制限レジスタ２、第
２の書き込み制限手段として書き込み制限レジスタ４、
第１の論理演算手段として負論理のＡＮＤ回路１０、第
２の論理演算手段として負論理のＡＮＤ回路１２、第３
の論理演算手段として負論理のＡＮＤ回路１１で構成す
ることができる。
【００１０】
【作用】上記のように、論理回路により書き込み制限レ
ジスタを書き込み不可能状態に設定すると、以後該書き
込み制限レジスタを書き換え可能状態に復帰させること
ができないので、該書き込み制限レジスタにより書き込
みが制限されるメモリアレイに対する書き込みが永久に
禁止される。すなわち、このようなシステム構成によれ
ば、ＥＥＰＲＯＭのメモリアレイに対する書き込みがハ
ードウェア的に禁止されることになる。
ジスタを書き込み不可能状態に設定すると、以後該書き
込み制限レジスタを書き換え可能状態に復帰させること
ができないので、該書き込み制限レジスタにより書き込
みが制限されるメモリアレイに対する書き込みが永久に
禁止される。すなわち、このようなシステム構成によれ
ば、ＥＥＰＲＯＭのメモリアレイに対する書き込みがハ
ードウェア的に禁止されることになる。
【００１１】
【実施例】以下に本発明の実施例を説明する。
【００１２】図１は本発明ＥＥＰＲＯＭの回路構成を示
す。このＥＥＰＲＯＭは、アドレスデコーダ１、第１の
書き込み制限レジスタ２、第１のメモリアレイ３、第２
の書き込み制限レジスタ４および第２のメモリアレイ５
を有する。また、負論理のＡＮＤ回路１０、１１、１２
を有する。なお、図１では書き込み制限レジスタ２、４
もアドレス上の一部に割り付けるようにしてある。ま
た、リード（データ読み出し）時の制御信号は省略して
ある。以下に上記回路素子の構成を動作と共に説明す
る。
す。このＥＥＰＲＯＭは、アドレスデコーダ１、第１の
書き込み制限レジスタ２、第１のメモリアレイ３、第２
の書き込み制限レジスタ４および第２のメモリアレイ５
を有する。また、負論理のＡＮＤ回路１０、１１、１２
を有する。なお、図１では書き込み制限レジスタ２、４
もアドレス上の一部に割り付けるようにしてある。ま
た、リード（データ読み出し）時の制御信号は省略して
ある。以下に上記回路素子の構成を動作と共に説明す
る。
【００１３】アドレスデコーダ１は、アドレスバス６を
介してアドレスが入力されると、該アドレスに応じて書
き込み制限レジスタ２、メモリアレイ３、書き込み制限
レジスタ４およびメモリアレイ５にセレクト信号２０、
３０、４０、５０をそれぞれ出力する。これにより、セ
レクト対象の回路素子が選択される。
介してアドレスが入力されると、該アドレスに応じて書
き込み制限レジスタ２、メモリアレイ３、書き込み制限
レジスタ４およびメモリアレイ５にセレクト信号２０、
３０、４０、５０をそれぞれ出力する。これにより、セ
レクト対象の回路素子が選択される。
【００１４】また、書き込み制限レジスタ２、４および
メモリアレイ３、５の各データ端子には、データバス７
を介してデータがそれぞれ入力される。更に、書き込み
制限レジスタ２のライト・イネーブル端子バーＷＥには
ライト信号８が入力されるようになっている。
メモリアレイ３、５の各データ端子には、データバス７
を介してデータがそれぞれ入力される。更に、書き込み
制限レジスタ２のライト・イネーブル端子バーＷＥには
ライト信号８が入力されるようになっている。
【００１５】ライト信号８は、またＡＮＤ回路１０、１
１、１２の一方の入力端子に与えられる。ＡＮＤ回路１
０の他方入力端子には、書き込み制限レジスタ２の出力
が与えられる。また、ＡＮＤ回路１１、１２の他方入力
端子には、書き込み制限レジスタ４の出力がそれぞれ与
えられるようになっている。ＡＮＤ回路１０、１１、１
２の出力端子側には、メモリアレイ３、書き込み制限レ
ジスタ４およびメモリアレイ５のライト・イネーブル端
子バーＷＥがそれぞれ接続されている。
１、１２の一方の入力端子に与えられる。ＡＮＤ回路１
０の他方入力端子には、書き込み制限レジスタ２の出力
が与えられる。また、ＡＮＤ回路１１、１２の他方入力
端子には、書き込み制限レジスタ４の出力がそれぞれ与
えられるようになっている。ＡＮＤ回路１０、１１、１
２の出力端子側には、メモリアレイ３、書き込み制限レ
ジスタ４およびメモリアレイ５のライト・イネーブル端
子バーＷＥがそれぞれ接続されている。
【００１６】上記のシステム構成において、書き込み制
限レジスタ２は、常に書き換え可能になっており、ＡＮ
Ｄ回路１０を介してメモリアレイ３の書き込みを制限す
る機能を有する。ここで、メモリアレイ３の書き換え可
能状態は、書き込み制限レジスタ２に書き込みを許可す
るデータ”０”を書き込み、該書き込み制限レジスタ２
からＡＮＤ回路１０の他方入力端子に”０”が出力され
る状態を設定すれば実現される。
限レジスタ２は、常に書き換え可能になっており、ＡＮ
Ｄ回路１０を介してメモリアレイ３の書き込みを制限す
る機能を有する。ここで、メモリアレイ３の書き換え可
能状態は、書き込み制限レジスタ２に書き込みを許可す
るデータ”０”を書き込み、該書き込み制限レジスタ２
からＡＮＤ回路１０の他方入力端子に”０”が出力され
る状態を設定すれば実現される。
【００１７】一方、メモリアレイ３の書き換え不可能状
態、すなわちライトプロテクト状態は、書き込み制限レ
ジスタ２にデータ”１”を書き込み、該書き込み制限レ
ジスタ２からＡＮＤ回路１０の他方端子に”１”が出力
される状態を設定すれば実現される。すなわち、この場
合は、負の論理をとるＡＮＤ回路１０により、該ＡＮＤ
回路１０の出力端子側に接続されるメモリアレイ３のラ
イト・イネーブル端子バーＷＥが書き込みを禁じる”
１”の状態に常に設定されるからである。
態、すなわちライトプロテクト状態は、書き込み制限レ
ジスタ２にデータ”１”を書き込み、該書き込み制限レ
ジスタ２からＡＮＤ回路１０の他方端子に”１”が出力
される状態を設定すれば実現される。すなわち、この場
合は、負の論理をとるＡＮＤ回路１０により、該ＡＮＤ
回路１０の出力端子側に接続されるメモリアレイ３のラ
イト・イネーブル端子バーＷＥが書き込みを禁じる”
１”の状態に常に設定されるからである。
【００１８】ライトプロテクト状態を解除するには、書
き込み制限レジスタ２に”０”を書き込めばよい。
き込み制限レジスタ２に”０”を書き込めばよい。
【００１９】これに対して、書き込み制限レジスタ４
は、初期状態で書き込みを許可するデータ”０”がセッ
トされるようになっている。この初期状態では、ＡＮＤ
回路１１、１２の他方入力端子に”０”が出力されてい
るので、メモリアレイ５は書き込み可能状態になってい
る。
は、初期状態で書き込みを許可するデータ”０”がセッ
トされるようになっている。この初期状態では、ＡＮＤ
回路１１、１２の他方入力端子に”０”が出力されてい
るので、メモリアレイ５は書き込み可能状態になってい
る。
【００２０】この初期状態から書き込み制限レジスタ４
にデータ”１”を書き込むと、ＡＮＤ回路１１、１２の
他方入力端子に”１”が出力されるので、ＡＮＤ回路１
１の出力端子側にライト・イネーブル端子バーＷＥが接
続される書き込み制限レジスタ４が書き込み不可能状態
に設定される。また、同様にしてＡＮＤ回路１２の出力
端子側にライト・イネーブル端子バーＷＥが接続される
メモリアレイ５も書き込み不可能状態に設定される。
にデータ”１”を書き込むと、ＡＮＤ回路１１、１２の
他方入力端子に”１”が出力されるので、ＡＮＤ回路１
１の出力端子側にライト・イネーブル端子バーＷＥが接
続される書き込み制限レジスタ４が書き込み不可能状態
に設定される。また、同様にしてＡＮＤ回路１２の出力
端子側にライト・イネーブル端子バーＷＥが接続される
メモリアレイ５も書き込み不可能状態に設定される。
【００２１】ここで、書き込み制限レジスタ４が書き込
み不可能状態に設定されると、以後該書き込み制限レジ
スタ４に対してデータ”０”を書き込むことができなく
なる。従って、このようなシステム構成によれば、以後
メモリアレイ５に対する書き込みが永久に禁止される。
すなわち、このようなシステム構成のＥＥＰＲＯＭは、
ハードウェア的な書き込み制限手段を具備することにな
る。
み不可能状態に設定されると、以後該書き込み制限レジ
スタ４に対してデータ”０”を書き込むことができなく
なる。従って、このようなシステム構成によれば、以後
メモリアレイ５に対する書き込みが永久に禁止される。
すなわち、このようなシステム構成のＥＥＰＲＯＭは、
ハードウェア的な書き込み制限手段を具備することにな
る。
【００２２】それ故、このようなＥＥＰＲＯＭをＩＣカ
ードに搭載すると、プログラムソフトの暴走やプログラ
ムソフトの改ざんによっても書き込みを有効に禁止する
ことができる。
ードに搭載すると、プログラムソフトの暴走やプログラ
ムソフトの改ざんによっても書き込みを有効に禁止する
ことができる。
【００２３】なお、上記の書き込み制限レジスタは、Ｒ
ＡＭ、ＥＥＰＲＯＭ、その他のロジック回路で実現でき
る。また、上記の実施例では、メモリアレイ５に対する
書き込み制限を行う構成をとるが、書き込み制限される
メモリアレイ領域、分割数、範囲等については上記実施
例に限定されるものではない。
ＡＭ、ＥＥＰＲＯＭ、その他のロジック回路で実現でき
る。また、上記の実施例では、メモリアレイ５に対する
書き込み制限を行う構成をとるが、書き込み制限される
メモリアレイ領域、分割数、範囲等については上記実施
例に限定されるものではない。
【００２４】
【発明の効果】以上の本発明ＥＥＰＲＯＭは、論理回路
により書き込み制限レジスタを書き込み不可能に設定
し、これによりメモリアレイを書き込み不可能に設定す
るシステム構成をとるので、該メモリアレイに対する書
き込みが以後永久に不可能になる。すなわち、このよう
なシステム構成によれば、ＥＥＰＲＯＭのメモリアレイ
に対する書き込みがハードウェア的に禁止されることに
なる。
により書き込み制限レジスタを書き込み不可能に設定
し、これによりメモリアレイを書き込み不可能に設定す
るシステム構成をとるので、該メモリアレイに対する書
き込みが以後永久に不可能になる。すなわち、このよう
なシステム構成によれば、ＥＥＰＲＯＭのメモリアレイ
に対する書き込みがハードウェア的に禁止されることに
なる。
【００２５】従って、このようなＥＥＰＲＯＭをＩＣカ
ードに搭載すると、プログラムの暴走やプログラムの改
ざんによってもＥＥＰＲＯＭに対する書き込みが確実に
禁止されるので、ＩＣカードのセキュリティ性を格段に
向上できる利点がある。
ードに搭載すると、プログラムの暴走やプログラムの改
ざんによってもＥＥＰＲＯＭに対する書き込みが確実に
禁止されるので、ＩＣカードのセキュリティ性を格段に
向上できる利点がある。
【図１】本発明ＥＥＰＲＯＭの構成を示す回路図。
１ アドレスデコーダ ２、４ 書き込み制限レジスタ ３、５ メモリアレイ ６ アドレス ７ データ ８ ライト信号 １０、１１、１２ 負論理のＡＮＤ回路 ２０、３０、４０ セレクト信号
Claims (1)
- 【請求項１】 外部から入力されるアドレスに応じて手
段の選択を行うアドレスデコード手段と、 データを記憶する第１のメモリ手段及び第２のメモリ手
段と、 該第１のメモリ手段に対し、書き込み可能な状態又は書
き込み不可能な状態に設定され、その設定された状態を
表す信号を出力する第１の書き込み制限手段と、 該第１の書き込み制限手段から出力される信号に基づい
て、該第１のメモリ手段へ書き込み可能信号又は書き込
み不可能信号を出力する第１の論理演算手段と、 該第２のメモリ手段に対し、書き込み可能な状態又は書
き込み不可能な状態に設定され、その設定された状態を
表す信号を出力する第２の書き込み制限手段と、 該第２の書き込み制限手段から出力される信号に基づい
て、該第２のメモリ手段へ書き込み可能信号又は書き込
み不可能信号を出力する第２の論理演算手段と、 該第２の書き込み制限手段から出力される信号を回帰さ
せて、該第２の書き込み制限手段を制御するための制御
信号を出力する第３の論理演算手段とを備え、 該第２の書き込み制限手段が、該第２のメモリ手段に対
して、初期状態でのみ書き込み可能な状態にあり、書き
込み不可能な状態に設定されると、その状態を表す信号
を出力し、その信号が、該第３の論理演算手段を介して
該第２の書き込み制限手段に入力されると共に、該第２
の論理演算手段に入力され、該第２の論理演算手段から
出力される書き込み不可能信号が該第２のメモリ手段に
入力されて、該第２のメモリ手段の書き込みが制限され
る構成とした ＥＥＰＲＯＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243492A JP3086052B2 (ja) | 1992-03-18 | 1992-03-18 | Ｅｅｐｒｏｍ |
| US08/032,054 US5355336A (en) | 1992-03-18 | 1993-03-16 | Memory device and a method for prohibiting writing to the memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243492A JP3086052B2 (ja) | 1992-03-18 | 1992-03-18 | Ｅｅｐｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266681A JPH05266681A (ja) | 1993-10-15 |
| JP3086052B2 true JP3086052B2 (ja) | 2000-09-11 |
Family
ID=13200079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243492A Expired - Lifetime JP3086052B2 (ja) | 1992-03-18 | 1992-03-18 | Ｅｅｐｒｏｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355336A (ja) |
| JP (1) | JP3086052B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764995A (en) * | 1994-03-25 | 1998-06-09 | Packard Bell Nec | Write once read only registers |
| JP3521082B2 (ja) * | 2002-05-15 | 2004-04-19 | シャープ株式会社 | コンテンツ処理制限方法、およびコンテンツ編集装置 |
| JP4590842B2 (ja) * | 2003-08-08 | 2010-12-01 | ソニー株式会社 | データ書き込み装置、データ書き込み方法、データ読み出し装置、データ読み出し方法及びプログラム |
| JP2008192212A (ja) * | 2007-02-01 | 2008-08-21 | Spansion Llc | 半導体装置およびその制御方法 |
| JP5524767B2 (ja) * | 2009-09-02 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法 |
| WO2015174285A1 (ja) | 2014-05-16 | 2015-11-19 | ソニー株式会社 | 情報処理装置、情報処理方法、および電子機器 |
| IT202100030332A1 (it) * | 2021-11-30 | 2023-05-30 | Stmicroelectronics Application Gmbh | Sistema di elaborazione, relativo circuito integrato, dispositivo e procedimento |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665506A (en) * | 1983-01-03 | 1987-05-12 | Texas Instruments Incorporated | Memory system with write protection |
| US4580246A (en) * | 1983-11-02 | 1986-04-01 | Motorola, Inc. | Write protection circuit and method for a control register |
| US4975878A (en) * | 1988-01-28 | 1990-12-04 | National Semiconductor | Programmable memory data protection scheme |
| US5161122A (en) * | 1989-07-28 | 1992-11-03 | Texas Instruments, Incorporated | Register write bit protection apparatus and method |
| JP2809752B2 (ja) * | 1989-10-17 | 1998-10-15 | 株式会社東芝 | メモリアクセス回路 |
| US5016219A (en) * | 1990-02-12 | 1991-05-14 | Vlsi Technology, Inc. | Computer memory write protection circuit |
| US5047982A (en) * | 1990-04-12 | 1991-09-10 | Caterpillar, Inc. | Write protection method and apparatus for an EEPROM |
| JPH04158458A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | Ｐｒｏｍ内蔵シングルチップマイクロコンピュータ |
-
1992
- 1992-03-18 JP JP6243492A patent/JP3086052B2/ja not_active Expired - Lifetime
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1993
- 1993-03-16 US US08/032,054 patent/US5355336A/en not_active Expired - Fee Related
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|---|---|
| US5355336A (en) | 1994-10-11 |
| JPH05266681A (ja) | 1993-10-15 |
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