JPH05266681A - Eeprom - Google Patents
EepromInfo
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- JPH05266681A JPH05266681A JP6243492A JP6243492A JPH05266681A JP H05266681 A JPH05266681 A JP H05266681A JP 6243492 A JP6243492 A JP 6243492A JP 6243492 A JP6243492 A JP 6243492A JP H05266681 A JPH05266681 A JP H05266681A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- memory array
- write
- eeprom
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
し、例えばICカードに搭載した場合にそのセキュリテ
ィ性を格段に向上できるEEPROMを実現する。 【構成】 第2のメモリアレイ5に、このメモリアレイ
5に対する書き込みを制限する書き込み制限レジスタ4
を併設する。書き込み制限レジスタ4およびメモリアレ
イ5の出力は、負論理のAND回路11、12の他方入
力端子に与えられる。また、AND回路11、12の一
方入力端子には、ライト信号8が与えられる。更に、A
ND回路11、12の出力端子側には、書き込み制限レ
ジスタ4およびメモリアレイ5のライト・イネーブル端
子バーWEが接続されている。書き込み制限レジスタ4
は初期状態において、書き込みを許可するデータ”0”
がセットされている。この状態から書き込み制限レジス
タ4に書き込みを禁じるデータ”1”を書き込むと、以
後書き込み制限レジスタ4が書き換え不可能状態に設定
され、これに伴いメモリアレイ5に対する書き込みが以
後永久に禁止される。
Description
載されるEEPROM(Electrically E
rasable Programmable ROM)
に関し、より詳しくはEEPROMに対する書き込み制
限をソフトウェア的のみならずハードウェア的にも可能
になったEEPROMに関する。
動作時の誤動作による書き込みを禁止するために、該E
EPROMに印加される電圧のレベルを検出し、該レベ
ルが正常電圧レベルになるまで書き込みを禁止するシス
テム構成をとるものがある。すなわち、低電圧動作時に
おいては、EEPROMに対する書き込みがハードウェ
ア的に禁止されるシステム構成がとられている。このシ
ステム構成においては、正常電圧レベル時における書き
込みをハードウェア的に制限するシステム構成まではと
られていない。
れるICカードにおいては、セキュリティ性を維持する
必要がある。
レベル時において、ソフトウェア的にEEPROMに対
する書き込みを禁止する手段が従来よりとられている。
すなわち、通常アプリケーション上で発生する書き込み
禁止をプログラムソフトが管理するシステム構成がとら
れている。
過ぎた場合に、内蔵時計や外部端末から送られてくる日
付データにより、EEPROMに対する書き込みをプロ
グラムソフトにより制限したり、或は発行者等の登録を
一度登録した後は書き換えをソフトウェア的に禁止する
手法がとられている。
ROMにおいては、プログラムの暴走やプログラムの改
ざんによってはEEPROMに対する書き換えが可能に
なるため、プログラムソフトだけでEEPROMに対す
る書き込みを制限するには限界がある。
が搭載される従来のICカードにおいては、そのセキュ
リティ性を向上する上で限界があったのが現状である。
するものであり、書き込み制限をハードウェア的にも可
能とし、例えばICカードに搭載した場合にそのセキュ
リティ性を格段に向上できるEEPROMを提供するこ
とを目的とする。
は、ハードウェア的に書き込み制限が可能になったEE
PROMであって、メモリアレイと、初期状態でのみ書
き換え可能であり、該メモリアレイに対する書き込みを
制限する書き込み制限レジスタと、該書き込み制限レジ
スタを書き込み不可能に設定し、かつ該メモリアレイを
書き込み不可能に設定する論理回路とを備えており、そ
のことにより上記目的が達成される。
ジスタを書き込み不可能状態に設定すると、以後該書き
込み制限レジスタを書き換え可能状態に復帰させること
ができないので、該書き込み制限レジスタにより書き込
みが制限されるメモリアレイに対する書き込みが永久に
禁止される。すなわち、このようなシステム構成によれ
ば、EEPROMのメモリアレイに対する書き込みがハ
ードウェア的に禁止されることになる。
す。このEEPROMは、アドレスデコーダ1、第1の
書き込み制限レジスタ2、第1のメモリアレイ3、第2
の書き込み制限レジスタ4および第2のメモリアレイ5
を有する。また、負論理のAND回路10、11、12
を有する。なお、図1では書き込み制限レジスタ2、4
もアドレス上の一部に割り付けるようにしてある。ま
た、リード(データ読み出し)時の制御信号は省略して
ある。以下に上記回路素子の構成を動作と共に説明す
る。
介してアドレスが入力されると、該アドレスに応じて書
き込み制限レジスタ2、メモリアレイ3、書き込み制限
レジスタ4およびメモリアレイ5にセレクト信号20、
30、40、50をそれぞれ出力する。これにより、セ
レクト対象の回路素子が選択される。
メモリアレイ3、5の各データ端子には、データバス7
を介してデータがそれぞれ入力される。更に、書き込み
制限レジスタ2のライト・イネーブル端子バーWEには
ライト信号8が入力されるようになっている。
1、12の一方の入力端子に与えられる。AND回路1
0の他方入力端子には、書き込み制限レジスタ2の出力
が与えられる。また、AND回路11、12の他方入力
端子には、書き込み制限レジスタ4の出力がそれぞれ与
えられるようになっている。AND回路10、11、1
2の出力端子側には、メモリアレイ3、書き込み制限レ
ジスタ4およびメモリアレイ5のライト・イネーブル端
子バーWEがそれぞれ接続されている。
限レジスタ2は、常に書き換え可能になっており、AN
D回路10を介してメモリアレイ3の書き込みを制限す
る機能を有する。ここで、メモリアレイ3の書き換え可
能状態は、書き込み制限レジスタ2に書き込みを許可す
るデータ”0”を書き込み、該書き込み制限レジスタ2
からAND回路10の他方入力端子に”0”が出力され
る状態を設定すれば実現される。
態、すなわちライトプロテクト状態は、書き込み制限レ
ジスタ2にデータ”1”を書き込み、該書き込み制限レ
ジスタ2からAND回路10の他方端子に”1”が出力
される状態を設定すれば実現される。すなわち、この場
合は、負の論理をとるAND回路10により、該AND
回路10の出力端子側に接続されるメモリアレイ3のラ
イト・イネーブル端子バーWEが書き込みを禁じる”
1”の状態に常に設定されるからである。
き込み制限レジスタ2に”0”を書き込めばよい。
は、初期状態で書き込みを許可するデータ”0”がセッ
トされるようになっている。この初期状態では、AND
回路11、12の他方入力端子に”0”が出力されてい
るので、メモリアレイ5は書き込み可能状態になってい
る。
にデータ”1”を書き込むと、AND回路11、12の
他方入力端子に”1”が出力されるので、AND回路1
1の出力端子側にライト・イネーブル端子バーWEが接
続される書き込み制限レジスタ4が書き込み不可能状態
に設定される。また、同様にしてAND回路12の出力
端子側にライト・イネーブル端子バーWEが接続される
メモリアレイ5も書き込み不可能状態に設定される。
み不可能状態に設定されると、以後該書き込み制限レジ
スタ4に対してデータ”0”を書き込むことができなく
なる。従って、このようなシステム構成によれば、以後
メモリアレイ5に対する書き込みが永久に禁止される。
すなわち、このようなシステム構成のEEPROMは、
ハードウェア的な書き込み制限手段を具備することにな
る。
ードに搭載すると、プログラムソフトの暴走やプログラ
ムソフトの改ざんによっても書き込みを有効に禁止する
ことができる。
AM、EEPROM、その他のロジック回路で実現でき
る。また、上記の実施例では、メモリアレイ5に対する
書き込み制限を行う構成をとるが、書き込み制限される
メモリアレイ領域、分割数、範囲等については上記実施
例に限定されるものではない。
により書き込み制限レジスタを書き込み不可能に設定
し、これによりメモリアレイを書き込み不可能に設定す
るシステム構成をとるので、該メモリアレイに対する書
き込みが以後永久に不可能になる。すなわち、このよう
なシステム構成によれば、EEPROMのメモリアレイ
に対する書き込みがハードウェア的に禁止されることに
なる。
ードに搭載すると、プログラムの暴走やプログラムの改
ざんによってもEEPROMに対する書き込みが確実に
禁止されるので、ICカードのセキュリティ性を格段に
向上できる利点がある。
Claims (1)
- 【請求項1】ハードウェア的に書き込み制限が可能にな
ったEEPROMであって、 メモリアレイと、 初期状態でのみ書き換え可能であり、該メモリアレイに
対する書き込みを制限する書き込み制限レジスタと、 該書き込み制限レジスタを書き込み不可能に設定し、か
つ該メモリアレイを書き込み不可能に設定する論理回路
とを備えたEEPROM。
Priority Applications (2)
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---|---|---|---|
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US08/032,054 US5355336A (en) | 1992-03-18 | 1993-03-16 | Memory device and a method for prohibiting writing to the memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6243492A JP3086052B2 (ja) | 1992-03-18 | 1992-03-18 | Eeprom |
Publications (2)
Publication Number | Publication Date |
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JPH05266681A true JPH05266681A (ja) | 1993-10-15 |
JP3086052B2 JP3086052B2 (ja) | 2000-09-11 |
Family
ID=13200079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6243492A Expired - Lifetime JP3086052B2 (ja) | 1992-03-18 | 1992-03-18 | Eeprom |
Country Status (2)
Country | Link |
---|---|
US (1) | US5355336A (ja) |
JP (1) | JP3086052B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005063039A (ja) * | 2003-08-08 | 2005-03-10 | Sony Corp | データ処理装置、その方法およびそのプログラム |
JP2011076595A (ja) * | 2009-09-02 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその駆動方法 |
US10817612B2 (en) | 2014-05-16 | 2020-10-27 | Sony Semiconductor Solutions Corporation | Information processing device, information processing method, and electronic apparatus |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5764995A (en) * | 1994-03-25 | 1998-06-09 | Packard Bell Nec | Write once read only registers |
JP3521082B2 (ja) * | 2002-05-15 | 2004-04-19 | シャープ株式会社 | コンテンツ処理制限方法、およびコンテンツ編集装置 |
JP2008192212A (ja) * | 2007-02-01 | 2008-08-21 | Spansion Llc | 半導体装置およびその制御方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4665506A (en) * | 1983-01-03 | 1987-05-12 | Texas Instruments Incorporated | Memory system with write protection |
US4580246A (en) * | 1983-11-02 | 1986-04-01 | Motorola, Inc. | Write protection circuit and method for a control register |
US4975878A (en) * | 1988-01-28 | 1990-12-04 | National Semiconductor | Programmable memory data protection scheme |
US5161122A (en) * | 1989-07-28 | 1992-11-03 | Texas Instruments, Incorporated | Register write bit protection apparatus and method |
JP2809752B2 (ja) * | 1989-10-17 | 1998-10-15 | 株式会社東芝 | メモリアクセス回路 |
US5016219A (en) * | 1990-02-12 | 1991-05-14 | Vlsi Technology, Inc. | Computer memory write protection circuit |
US5047982A (en) * | 1990-04-12 | 1991-09-10 | Caterpillar, Inc. | Write protection method and apparatus for an EEPROM |
JPH04158458A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | Prom内蔵シングルチップマイクロコンピュータ |
-
1992
- 1992-03-18 JP JP6243492A patent/JP3086052B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-16 US US08/032,054 patent/US5355336A/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005063039A (ja) * | 2003-08-08 | 2005-03-10 | Sony Corp | データ処理装置、その方法およびそのプログラム |
JP4590842B2 (ja) * | 2003-08-08 | 2010-12-01 | ソニー株式会社 | データ書き込み装置、データ書き込み方法、データ読み出し装置、データ読み出し方法及びプログラム |
JP2011076595A (ja) * | 2009-09-02 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその駆動方法 |
US8825943B2 (en) | 2009-09-02 | 2014-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method the same |
US10817612B2 (en) | 2014-05-16 | 2020-10-27 | Sony Semiconductor Solutions Corporation | Information processing device, information processing method, and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
US5355336A (en) | 1994-10-11 |
JP3086052B2 (ja) | 2000-09-11 |
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