JP2011076595A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】無線通信によりデータの交信（受信、送信）が可能な半導体装置において、特に、ＯＴＰメモリやライトワンスメモリを実装したＲＦＩＤタグにおいて、比較的簡単に無線で誤書き込みを防止する。あるいは、データの改竄を防止することを課題とする。または、無線通信によりデータの交信（受信、送信）が可能な半導体装置において、比較的簡単にメモリに対するアクセスを禁止し、情報の読み出しを禁止することを課題とする。
【解決手段】制御回路とＯＴＰメモリを有する半導体装置において、メモリには、少なくとも追記書き込み防止セクタと情報セクタを有し、追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれ、追記書き込み防止セクタと電気的に接続されている情報セクタに情報が書き込まれると、情報が書き込まれた情報セクタに追記書き込みができなくなる。
【選択図】図３

Description

本発明は無線通信によりデータの交信（受信、送信）が可能な半導体装置及びその駆動方法に関する。
近年、無線通信を利用した個体識別技術（以下、無線通信システムという）が注目を集めている。特に、ＲＦＩＤタグ（ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれる）は、個々の対象物の生産、管理等に役立てられ始めている。また、個人認証への応用も期待されている。
無線通信システムとは、通信器（質問器、リーダ／ライタ、インテロゲータなどとも呼ばれる）等の電力供給源兼送受信器または送受信器と、ＲＦＩＤタグ等の送受信器（以下、ＲＦＩＤタグ）との間での無線通信にてデータのやりとりを行うシステムのことである。
ＲＦＩＤタグは、前述のような個々の対象物の生産、管理等に役立てるために、メモリが実装されていることが多い。例えば、不揮発性メモリを実装することで、生産時の履歴を記録することができる。
ＲＦＩＤタグに実装されているメモリは、不揮発性メモリ以外に、ＭＲＯＭ（マスクＲＯＭ）、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ、ライトワンスメモリ等がある。
ＯＴＰメモリやライトワンスメモリは追記可能なメモリである。また、ＯＴＰメモリやライトワンスメモリは複数のメモリセルを有している。そして、ＯＴＰメモリやライトワンスメモリの利点は、一度書き込みが行われたメモリセルは追記できないという点である。つまり、一度書き込みが行われたメモリセルはデータが変わらないのである。よって、食品の生産管理、医薬品の管理等、データが改竄されては困る高度な安全性を必要とする用途に適している。しかし、書き込みが行われていないメモリセルに対しては、追記が可能である。従って、一度書き込んだ情報が書き換えられてしまう可能性がある。
これらを防止する方法の一例として、特許文献１がある。
特許文献１においては、ＩＣタグに記録したデータが改竄されないように保護することを目的とし、インレットの表面基材に装着された剥離可能なラベルと、このラベルを剥離すると破損するようにセットされたスイッチと、このスイッチが破損すると書き込みが禁止されるメモリとを備えていることが特徴になっている。インレットのラベルを剥離するとメモリへの書き込みが禁止される。よって、ラベルを剥離した時点で記録されていた情報が確実に保護されるというものである。
特許文献１はデータ改竄を防止する有効な手段であるが、破壊工程が入っているため手順が複雑であり、現場が混乱をきたす可能性がある。
特許公開２００６−１５５２３７
上記の実情を鑑み、無線通信によりデータの交信（受信、送信）が可能な半導体装置において、特に、ＯＴＰメモリやライトワンスメモリを実装したＲＦＩＤタグにおいて、比較的簡単に無線で誤書き込みを防止することを課題とする。あるいは、情報の改竄を防止することを課題とする。または、無線通信によりデータの交信（受信、送信）が可能な半導体装置において、比較的簡単にメモリに対するアクセスを禁止し、情報の読み出しを禁止することを課題とする。
本発明の一態様は前述した課題を解決するために、以下の構成を有する。
本発明の一態様の半導体装置は、少なくとも、入力回路、定電圧を生成する回路、制御回路およびＯＴＰメモリまたはライトワンスメモリを有する。
本発明の一態様は制御回路と、入力回路と、一回書き込みが可能な第１及び第２のメモリとを有していて、前記第１のメモリは、複数のビットを有する第１のセクタを有し、前記第２のメモリは、複数のビットを有する第２のセクタを有し、前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている。前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路によって、前記第１の情報が保持されている。前記制御回路は、前記第１のセクタに第２の情報が保持されているか判断されている。前記第１のセクタに前記第２の情報が保持されている場合において、前記第２のセクタは、前記制御回路から前記第１の情報が入力されず、前記第２のセクタは、前記第１の情報が保持されない。また、前記第１のセクタに前記第２の情報が保持されていない場合において、前記第２のセクタは、前記制御回路から前記第１の情報が入力され、前記第２のセクタは、前記第１の情報を保持される。前記第１のセクタは、前記制御回路から前記第２の情報が入力され、前記第１のセクタは、前記第２の情報が保持される半導体装置である。
本発明の他の一態様は、制御回路と、入力回路と、一回書き込みが可能なメモリとを有していて、前記メモリは、複数のビットを有する第１及び第２のセクタとを有し、前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている。前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持されている。前記制御回路によって、前記第１のセクタに第２の情報が保持されているか判断されている。前記第１のセクタに前記第２の情報が保持されている場合において、前記第２のセクタは、前記制御回路から前記第１の情報が入力されず、前記第２のセクタは、前記第１の情報が保持されない。また、前記第１のセクタに前記第２の情報が保持されていない場合において、前記第２のセクタは、前記制御回路から前記第１の情報が入力され、前記第２のセクタは、前記第１の情報を保持されている。前記第１のセクタは、前記制御回路から前記第２の情報が入力され、前記第１のセクタは、前記第２の情報が保持される半導体装置である。
本発明の他の一態様は、制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有していて、前記第１のメモリは、複数のビットを有する第１のセクタを有し、前記第２のメモリは、複数のビットを有する第２のセクタを有し、前記第３のメモリは、複数のビットを有する第３のセクタを有し、前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている。前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持されている。さらに、前記制御回路によって、前記第１のセクタに第２の情報が保持されていないか判断され、かつ、前記第３のセクタに第３の情報が保持されていないか判断されている。前記第１のセクタに前記第２の情報が保持されており、かつ、前記第３のセクタに前記第３の情報が保持されている場合において、前記第２のセクタは、前記制御回路から第４の情報が入力されず、前記第２のセクタは、前記第４の情報が保持されない。また、前記第１のセクタに前記第２の情報が保持されておらず、かつ、前記第３のセクタに前記第３の情報が保持されていない場合において、前記第１のセクタは、前記制御回路から前記第２の情報が入力され、前記第１のセクタは、前記第２の情報が保持され、前記第２のセクタは、前記制御回路から前記第４の情報が入力され、前記第２のセクタは、前記第４の情報が保持されている。前記制御回路によって、前記第１の情報と前記第４の情報とが比較されている。前記第１の情報と前記第４の情報とが一致していない場合において、前記第１の情報と前記第４の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第４の情報の入力と、前記第１の情報と前記第４の情報との比較と、が繰り返されている。また、前記第１の情報と前記第４の情報とが一致している場合において、前記制御回路から前記第３のセクタに前記第３の情報が入力され、前記第３の情報は、前記第３のセクタによって保持される半導体装置である。
本発明の他の一態様は、入力回路と、制御回路と、一回書き込みが可能なメモリとを有していて、前記メモリは、複数のビットを有する第１乃至第３のセクタを有し、前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている。前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持されている。さらに、前記制御回路によって、前記第１のセクタに第２の情報が保持されていないか判断され、かつ、前記第３のセクタに第３の情報が保持されていないか判断されている。前記第１のセクタに前記第２の情報が保持されており、かつ、前記第３のセクタに前記第３の情報が保持されている場合において、前記第２のセクタは、前記制御回路から第４の情報が入力されず、前記第２のセクタは、前記第４の情報が保持されない。また、前記第１のセクタに前記第２の情報が保持されておらず、かつ、前記第３のセクタに前記第３の情報が保持されていない場合において、前記第１のセクタは、前記制御回路から前記第２の情報が入力され、前記第１のセクタは、前記第２の情報が保持され、前記第２のセクタは、前記制御回路から前記第４の情報が入力され、前記第２のセクタは、前記第４の情報が保持されている。前記制御回路によって、前記第１の情報と前記第４の情報とが比較されている。前記第１の情報と前記第４の情報とが一致していない場合において、前記第１の情報と前記第４の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第４の情報の入力と、前記第１の情報と前記第４の情報との比較と、が繰り返されている。また、前記第１の情報と前記第４の情報とが一致している場合において、前記制御回路から前記第３のセクタに前記第３の情報が入力され、前記第３の情報は、前記第３のセクタによって保持される半導体装置である。
上述の半導体装置において、前記メモリはＯＴＰメモリ又はライトワンスメモリである。
上述の半導体装置において、前記情報が保持されると、前記セクタには、物理的変化が与えられない。
本発明の他の一態様は、制御回路と、入力回路と、一回書き込みが可能な第１及び第２のメモリとを有していて、前記第１のメモリは、複数のビットを有する第１のセクタを有し、前記第２のメモリは、複数のビットを有する第２のセクタを有し、前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている半導体装置の駆動方法であって、前記入力回路は、前記制御回路へ第１の情報を入力し、前記制御回路は、前記第１の情報を保持している。前記制御回路は、前記第１のセクタが第２の情報を保持しているか判断する。前記第１のセクタが前記第２の情報を保持している場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない。また、前記第１のセクタが前記第２の情報を保持していない場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力し、前記第２のセクタは、前記第１の情報を保持する。前記制御回路は、前記第１のセクタに前記第２の情報を入力し、前記第１のセクタは、前記第２の情報を保持する半導体装置の駆動方法である。
本発明の他の一態様は、制御回路と、入力回路と、一回書き込みが可能なメモリとを有していて、前記メモリは、複数のビットを有する第１及び第２のセクタとを有し、前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている半導体装置の駆動方法であって、前記入力回路は、前記制御回路へ第１の情報を入力し、前記制御回路は、前記第１の情報を保持する。前記制御回路は、前記第１のセクタが第２の情報を保持しているか判断する。前記第１のセクタが前記第２の情報を保持している場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない。また、前記第１のセクタが前記第２の情報を保持していない場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力し、前記第２のセクタは、前記第１の情報を保持する。前記制御回路は、前記第１のセクタに前記第２の情報を入力し、前記第１のセクタは、前記第２の情報を保持する半導体装置の駆動方法である。
本発明の他の一態様は、制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有していて、前記第１のメモリは、複数のビットを有する第１のセクタを有し、前記第２のメモリは、複数のビットを有する第２のセクタを有し、前記第３のメモリは、複数のビットを有する第３のセクタを有し、前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、前記入力回路は、前記制御回路に第１の情報を入力し、前記制御回路は、前記第１の情報を保持する。前記制御回路は、前記第１のセクタが第２の情報を保持していないか判断し、かつ、前記第３のセクタが第３の情報を保持していないか判断する。前記第１のセクタが前記第２の情報を保持しており、かつ、前記第３のセクタが前記第３の情報を保持している場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない。また、前記第１のセクタが第２の情報を保持しておらず、かつ、前記第３のセクタが前記第３の情報を保持していない場合において、前記制御回路は、前記第１のセクタに前記第２の情報を入力し、前記第１のセクタは、前記第２の情報を保持する。前記制御回路は、前記第２のセクタに第４の情報を入力し、前記第２のセクタは、前記第４の情報を保持する。前記制御回路は、前記第１の情報と前記第４の情報を比較する。前記第１の情報と前記第４の情報が一致していない場合において、前記第１の情報と前記第４の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第４の情報を入力と、前記第１の情報と前記第４の情報との比較と、を繰り返す。また、前記第１の情報と前記第４の情報が一致している場合において、前記制御回路は、前記第３のセクタに第３の情報を入力し、前記第３のセクタは、前記第３の情報を保持する半導体装置の駆動方法である。
本発明の他の一態様は、入力回路と、制御回路と、一回書き込みが可能なメモリとを有し、前記メモリは、複数のビットを有する第１乃至第３のセクタを有し前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、前記入力回路は、前記制御回路に第１の情報を入力し、前記制御回路は、前記第１の情報を保持する。前記制御回路は、前記第１のセクタが第２の情報を保持していないか判断し、かつ、前記第３のセクタが第３の情報を保持していないか判断する。前記第１のセクタが前記第２の情報を保持しており、かつ、前記第３のセクタが前記第３の情報を保持している場合において、前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない。また、前記第１のセクタが第２の情報を保持しておらず、かつ、前記第３のセクタが前記第３の情報を保持していない場合において、前記制御回路は、前記第１のセクタに前記第２の情報を入力し、前記第１のセクタは、前記第２の情報を保持する。前記制御回路は、前記第２のセクタに第４の情報を入力し、前記第２のセクタは、前記第４の情報を保持する。前記制御回路は、前記第１の情報と前記第４の情報を比較する。前記第１の情報と前記第４の情報が一致していない場合において、前記第１の情報と前記第４の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第４の情報を入力と、前記第１の情報と前記第４の情報との比較と、を繰り返す。また、前記第１の情報と前記第４の情報が一致している場合において、前記制御回路は、前記第３のセクタに第３の情報を入力し、前記第３のセクタは、前記第３の情報を保持する半導体装置の駆動方法である。
上述の半導体装置の駆動方法において、前記メモリはＯＴＰメモリ又はライトワンスメモリである。
上述の半導体装置の駆動方法において、前記情報を保持すると、前記セクタには、物理的変化が起きない。
少なくとも制御回路とＯＴＰメモリまたはライトワンスメモリ（以下、メモリ）を有する半導体装置において、メモリには、少なくとも追記書き込みを防止するデータが書き込まれる複数のメモリビット（以下、追記書き込み防止セクタ）と情報が書き込まれる複数のメモリビット（以下、情報セクタ）を有し、追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれ、追記書き込み防止セクタと電気的に接続されている情報セクタに情報が書き込まれると、情報が書き込まれた情報セクタに追記書き込みができなくなる。
そのため、半導体装置が有するメモリの追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれ、追記書き込み防止セクタと電気的に接続されている情報セクタに情報を書き込まれ、情報が保持されると、書き込んだ情報が確定され、追記書き込みできなくなる。このことによって、誤書き込みおよびデータの改竄を防止する。
さらに、上記メモリに、書き込み可否判定セクタを設けることで、情報セクタに情報が確実に書き込まれていないことがわかり、情報セクタへの書き込み時に、正しい情報を正確に書き込むことが可能となり、書き込み不良等の不良を起こす可能性が低減され、通信器等とＲＦＩＤタグとの間の無線通信の信頼性が向上する。
したがって、追記書き込み防止セクタと書き込み可否判定セクタとを設けると、ＲＦＩＤタグの信頼性がより向上する。
また、追記書き込み防止セクタに代えて書き込み禁止セクタを用いた場合、書き込み禁止セクタに書き込み禁止用のデータが書き込まれ、書き込み禁止セクタと電気的に接続されている情報セクタに情報を書き込まれ、情報が保持される。さらに、書き込み禁止セクタに書き込み禁止用のデータが書き込まれると、メモリへのアクセスを完全に遮断することができる。このことによって、不必要になったデータの外部流出を防ぐことができる。
半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の動作を説明する図。 半導体装置の動作を説明する図。 半導体装置の動作を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の適用例を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する本発明の一態様の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、本発明において、接続されているとは電気的に接続されていることと同義である。したがって、素子と素子との間に、別の素子などが配置されていてもよい。
また、データとは、情報の伝達や処理等に適する符号化又は信号化されたものを意味している。また、情報とは、意味のあるデータ、又はデータの集合を意味している。したがって、データの一種である。
つまり、本明細書において、データとは、情報に加えて、メモリへの書き込み、または書き込み防止等をさせる命令としてのデータが含まれている。より具体的には、データは情報セクタに保持される情報及び、追記書き込み防止セクタや書き込み可否判定セクタ等に保持されるデータ（追記書き込み防止用のデータ、書き込み可否判定用のデータ等）、メモリへの書き込み命令を含んでいる。情報とは、情報セクタに保持させる情報を意味する。
無線通信によりデータの交信（受信、送信）が行われると、通信器（アンテナ）からＲＦＩＤタグに命令としてデータが送られる。この命令は情報セクタに書き込まれる情報に加えて書き込み、書き込み防止等をさせるためのデータである。
また、本明細書において、セクタは、１ビットもしくは複数のビットの集まりでもどちらでも良い。つまり、セクタとは、１ビット以上の集まりを示す。
情報セクタとは、通信器（アンテナ）からＲＦＩＤタグに送られたデータに含まれる情報が書き込まれるセクタのことを示す。
追記書き込み防止セクタとは、一度、追記書き込み防止セクタと電気的に接続されている情報セクタに情報が書き込まれると、書き込まれた情報セクタに再度書き込みされることを防ぐために設けられたセクタを示す。また追記書き込み防止用のデータとは、追記書き込み防止セクタに書き込まれるためのデータのことを示し、そのデータの大きさは特に限定されず、１ビット以上のデータであれば良い。
書き込み可否判定セクタとは、書き込みを行う情報セクタ等のセクタに何も情報が書き込まれていないことを確認するために設けられたセクタを示す。また、書き込み可否判定用のデータとは、書き込み可否判定セクタに書き込まれるためのデータのことを示し、そのデータの大きさは特に限定されず、１ビット以上のデータであれば良い。
（実施の形態１）
本実施の形態では、本発明の一態様の無線通信によりデータの交信が可能な半導体装置の構成について説明する。
図１に示すように、半導体装置２０１は、入力回路２０４、定電圧を生成する回路２０５、制御回路２０６およびＯＴＰメモリまたはライトワンスメモリ２０７（以下、メモリ）を有する。本実施の形態では、図１の半導体装置２０１を用いたＲＦＩＤタグについて図３を用いて説明する。図３に示すようにメモリ３８０に情報セクタ３８１及び追記書き込み防止セクタ３８２を有している場合を説明する。また、情報セクタ３８１と追記書き込み防止セクタ３８２は電気的に接続している。
入力回路３２０は、入力した交流信号を整流し、直流電圧を生成する役割を有する。回路構成は、入力した信号を整流し、直流電圧を生成する役割を有する回路であればどのような回路でもよい。例えば、半波整流回路、全波整流回路等の整流回路と容量素子、コイルなどの素子を組み合わせた回路構成がある。
定電圧を生成する回路３３０は、入力回路３２０が生成した直流電圧以下の定電圧を生成する役割を有する。回路構成は、電圧や電流または両方により生成した電圧を一定に保つことができる回路であればどのような回路でもよい。例えば、レギュレータがある。
制御回路３７０は半導体装置が無線通信により受信したデータを解析するブロック（回路）である。
ＯＴＰメモリまたはライトワンスメモリ３８０は、１回のみ書き込みが可能なメモリの呼称である。１回のみ書き込みが可能なメモリであれば、どんなメモリでも構わない。
メモリ３８０へ受信したデータを書き込む場合、半導体集積回路３１０がデータを受信すると、制御回路３７０は受信したデータを解析する。そして、解析の結果、制御回路３７０は受信したデータを情報や追記書き込み防止用のデータ等として認識する。
制御回路は、追記書き込み防止セクタを読み出して追記書き込み防止用のデータが書き込まれているか判断する。
追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれている場合、制御回路３７０はエラーコードを無線通信している通信器等に送信する。
追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれていない場合、制御回路３７０は情報セクタ３８１に情報を書き込む。情報セクタ３８１は情報を保持する。
さらに、制御回路３７０は、追記書き込み防止用のデータを追記書き込み防止セクタ３８２に書き込む。そして、追記書き込み防止セクタ３８２は追記書き込み防止用のデータを保持する。
制御回路３７０によって、追記書き込み防止用のデータが追記書き込み防止セクタ３８２に書き込まれると、情報セクタ３８１に書き込まれた情報は、追記書き込み不可な状態に変化する。つまり、制御回路３７０は、追記書き込み防止用のデータが書き込まれた追記書き込み防止セクタ３８２と電気的に接続している情報セクタに対して、書き込みを行わないように制御している。そのため、追記書き込み防止用のデータが書き込まれた追記書き込み防止セクタ３８２と電気的に接続している情報セクタに対しては、追記はできない状態になる。
上記構成により、情報セクタ３８１に情報が書き込まれると、追記書き込み防止セクタ３８２に追記書き込み防止用データが書き込まれる。このことによって、情報セクタ３８１は、追記書き込み不可の状態に変化する。
そのため、再度、情報セクタ３８１へ情報を書き込まれる場合でも、すでに情報が書き込まれた情報セクタ３８１には追記されることがない。つまり、一度メモリに書き込んだ情報を変えること無く、誤書き込みおよび情報の改竄を防止することができる。
なお、図１には図示しないが本実施の形態では、１つのメモリ内に、追記書き込み防止セクタ、情報セクタを有している構成を説明したが、この構成に限らず、図５に示すように、追記書き込み防止セクタ（３８２ａ、３８２ｂ）、情報セクタ（３８１ａ、３８１ｂ）のそれぞれが別々に設けられており、それらが電気的に接続される構成でもよい。つまり、複数のメモリが追記書き込み防止セクタ（３８２ａ、３８２ｂ）、情報セクタ（３８１ａ、３８１ｂ）の用途別に設けられている構成でも良い。
また、１つのメモリ内に、追記書き込み防止セクタ、情報セクタを有している構成を説明したが、特に各種セクタが１つのみが設けられている構成に限定するものではなく、例えば、図７に示すように、複数の情報セクタ（３８１、３９１）が設けられており、それとそれぞれ電気的に接続している複数の追記書き込み防止セクタ（３８２、３９２）が設けられている構成でもよく、特にセクタの構成に限定はない。この場合、追記書き込み防止セクタと電気的に接続している情報セクタに対して、一度メモリに書き込んだ情報を変えること無く、誤書き込みおよび情報の改竄を防止することができる。
また、追記書き込み防止セクタの代わりに書き込み禁止セクタを設けても良い。この場合、追記書き込み防止セクタの代わりに書き込み禁止セクタを設けることで、一度メモリに書き込んだデータを変えること無く、メモリへのアクセスを完全に遮断し、メモリへのアクセスを禁止の状態に変化する。
書き込み禁止セクタに書き込み禁止用のデータが保持されると、制御回路は、メモリへのアクセスを遮断するように認識させておく。そのため、制御回路は、メモリの特定のセクタにデータが保持されるとメモリへのアクセスを遮断する構成にすればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１とは別の構成である本発明の一態様の無線通信によりデータの交信が可能な半導体装置の構成について説明する。
図１に示すように、半導体装置２０１は、入力回路２０４、定電圧を生成する回路２０５、制御回路２０６およびメモリ２０７を有する。実施の形態２では、図１の半導体装置２０１を用いたＲＦＩＤタグについて図４を用いて説明する。図４に示すように、メモリ３８０に情報セクタ３８１、追記書き込み防止セクタ３８２及び書き込み可否判定セクタ３８３を有している場合を説明する。メモリの構成以外は実施の形態１の半導体集積回路と同様である。なお、情報セクタ３８１、追記書き込み防止セクタ３８２及び書き込み可否判定セクタ３８３はそれぞれ電気的に接続している。
入力回路３２０、定電圧を生成する回路３３０、制御回路３７０は実施の形態１と同様の構成である。さらに、メモリ３８０も実施の形態１と同様にＯＴＰメモリまたはライトワンスメモリが用いられる。
メモリ３８０へデータを書き込む場合、半導体集積回路３１０がデータを受信すると、制御回路３７０は受信したデータを解析する。そして、解析の結果、制御回路３７０は受信したデータを、情報、書き込み可否判定用のデータ、追記書き込み防止用のデータ等として認識する。
制御回路３７０はメモリ３８０を読み出す。制御回路３７０はメモリ３８０の追記書き込み防止セクタ３８２及び書き込み可否判定セクタ３８３のそれぞれにデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれているか判断する。
追記書き込み防止セクタ３８２及び書き込み可否判定セクタ３８３のそれぞれにデータが書き込まれている場合はエラーコードを出してメモリへの書き込みが停止する。
書き込み可否判定セクタ３８３は電気的に接続されている情報セクタ等（書き込み可否判定セクタ以外のセクタ）にデータを書き込むために、入力された電力が十分かどうか判断するために設けられたデータの書き込みテストセクタとしての働きをしている。
なお、制御回路は、書き込み可否判定セクタと追記書き込み防止セクタそれぞれを読み出して、それぞれにデータが書き込まれていないか確認しても良いが、特に限定されない。書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等（書き込み可否判定セクタ及び追記書き込み防止セクタ以外のセクタ）にデータが書き込まれていないか確認する方法として、制御回路は、書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等からデータ又は情報を読み出し、データ又は情報が、書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等に書き込まれていないことを確認する方法でも良い。
追記書き込み防止セクタ３８２及び書き込み可否判定セクタ３８３のそれぞれにデータが書き込まれていない場合には、制御回路３７０は書き込み可否判定セクタ３８３に書き込み可否判定用のデータを書き込む。書き込み可否判定セクタ３８３は書き込み可否判定用のデータを保持する。
書き込み可否判定セクタ３８３には書き込み可否判定セクタ３８３と電気的に接続されている情報セクタ３８１に情報が書きこまれる際に、書き込み可否判定用のデータが書き込まれる。そのため、制御回路３７０は受信したデータをメモリ３８０に書き込む時に、メモリ３８０を読み出し、書き込み可否判定セクタ３８３に書き込み可否判定用のデータが書き込まれてないことを確認して、情報セクタ３８１に情報のデータが書き込まれていないことを確認する。
したがって、書き込み可否判定セクタ３８３を設けることによって、メモリ３８０への書き込み時に、受信したデータを正確に書き込むことが可能である。そのため、書き込み不良等の不良を起こす可能性が低減される。
制御回路３７０は情報セクタ３８１に情報を書き込む。情報セクタ３８１は情報を保持する。
さらに、制御回路３７０は、追記書き込み防止用のデータを追記書き込み防止セクタ３８２に書き込む。そして、追記書き込み防止セクタ３８２は追記書き込み防止用のデータを保持する。
制御回路３７０によって、追記書き込み防止用のデータが追記書き込み防止セクタ３８２に書き込まれると、情報セクタ３８１に書き込まれた情報は、追記書き込み不可な状態に変化する。つまり、制御回路３７０は、追記書き込み防止用のデータが書き込まれた追記書き込み防止セクタ３８２と電気的に接続している情報セクタに対して、書き込みを行わないように制御している。そのため、追記書き込み防止用のデータが書き込まれた追記書き込み防止セクタ３８２と電気的に接続している情報セクタに対しては、追記はできない状態になる。
上記構成により、情報セクタ３８１に情報が書き込まれると、追記書き込み防止セクタ３８２に追記書き込み防止用のデータが書き込まれる。このことによって、情報セクタ３８１は追記書き込み不可の状態に変化する。
そのため、再度、情報セクタ３８１へ情報が書き込まれる場合でも、すでに情報が書き込まれた情報セクタ３８１に追記されることがない。つまり、情報セクタ３８１に書き込んだ情報を変えること無く、誤書き込みおよび情報の改竄を防止することができる。
さらに、書き込み可否判定セクタ３８３を有することで、書き込み可否判定セクタ３８３と電気的に接続している情報セクタ３８１に情報が書き込まれているかどうかを確認できる。制御回路３７０から書き込み可否判定セクタ３８３と電気的に接続している情報セクタ３８１への書き込み時に、正しい情報を正確に書き込むことが可能となり、書き込み不良等の不良を起こす可能性が低減され、通信器等とＲＦＩＤタグとの間の無線通信の信頼性が向上する。
なお、図１には図示しないが本実施の形態では、１つのメモリ内に、追記書き込み防止セクタ、情報セクタ、書き込み可否判定セクタを有している構成を説明したが、この構成に限らず、図８に示すように、メモリ３８０は追記書き込み防止セクタ３８２、情報セクタ３８１、書き込み可否判定セクタ３８３のそれぞれが設けられており、メモリ３９０は追記書き込み防止セクタ３９２、情報セクタ３９１、書き込み可否判定セクタ３９３のそれぞれが設けられており、それらが電気的に接続される構成でもよい。つまり、複数のメモリが追記書き込み防止セクタ、情報セクタ、書き込み可否判定セクタのそれぞれ用途別に設けられている構成でも良い。
また、１つのメモリ内に、書き込み可否判定セクタ、追記書き込み防止セクタ、情報セクタを有している構成を説明したが、特に各種セクタが１つのみが設けられている構成に限定するものではなく、例えば、図６に示すように、複数の情報セクタ（３８１ａ、３８１ｂ）が設けられており、それとそれぞれ電気的に接続している複数の追記書き込み防止セクタ（３８２ａ、３８２ｂ）、複数の書き込み可否判定セクタ（３８３ａ、３８３ｂ）が設けられている構成でもよく、特にセクタの構成に限定はない。この場合、追記書き込み防止セクタ、書き込み可否判定セクタとそれぞれ電気的に接続している情報セクタに対して、一度メモリに書き込んだ情報を変えること無く、誤書き込みおよび情報の改竄を防止することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、ＲＦＩＤタグで本発明の一態様の半導体装置を使用した際の構成および動作について説明する。
無線通信システムの概略図を図９に示す。無線通信システムは、主に、通信器３０１０、通信器３０１０に電気的に接続されたアンテナユニット３０２０、ＲＦＩＤタグ３００、通信器を制御する制御用端末３０３０から構成される。
ＲＦＩＤタグ３００の回路構成を図２に示す。ＲＦＩＤタグ３００は、アンテナ３０１及び半導体集積回路３１０を有する。図示しないがアンテナ３０１は半導体集積回路３１０にあってもよいし、図２で示すように、半導体集積回路３１０外にあってもどちらでも良い。半導体集積回路３１０は、本発明の一態様の半導体装置の構成要素である入力回路３２０、定電圧を生成する回路３３０、制御回路３７０およびメモリ３８０を有する。また、メモリ３８０の具体的な構成例としては図３等が挙げられる。
次に、図２および図９を用いて、動作について説明する。
通信器３０１０に電気的に接続されたアンテナユニット３０２０からＲＦＩＤタグ３００へデータが送信される。送信されたデータには通信器３０１０からＲＦＩＤタグ３００への情報等が含まれている。そして、送信されたデータはＲＦＩＤタグ３００が有するアンテナ３０１により受信される。
アンテナ３０１により受信されたデータは、電気信号である交流信号として入力回路３２０に送られる。入力回路３２０は整流回路および容量を有する。受信されたデータである信号は整流回路を通ることで整流され、さらに、容量により平滑化される。そして、直流電圧（以下ＶＩＮ）が生成される。
整流回路の回路構成は、入力した信号を整流し、直流電圧を生成する役割を有する回路であればどのような回路でもよい。例えば、半波整流回路、全波整流回路等の整流回路と容量素子、コイルなどの素子を組み合わせた構成がある。
ＶＩＮを生成する際に容量を用いているが、コイルを用いても良いし、あるいは、コイルと容量の両方を用いても良い。整流された信号から直流電圧を生成することができれば、どのような構成でも良い。
ＶＩＮは定電圧を生成する回路３３０に送られ、定電圧（以下ＶＤＤ）が生成される。定電圧を生成する回路３３０は、入力回路３２０が生成した直流電圧（以下ＶＩＮ）以下の定電圧を生成する役割を有する。３３０の回路構成は、電圧または電流、あるいは両方により、生成した電圧を一定に保つことができる回路であればどのような回路でもよい。例えば、レギュレータがある。
定電圧を生成する回路３３０で生成されたＶＤＤは、各回路に供給される。なお、低電源電位（ＶＳＳ）は各回路共通である。
入力回路３２０が生成する電圧が小さい場合は、定電圧を生成する回路３３０はなくともよい。その場合は、入力回路３２０が生成したＶＩＮが各回路に供給される。なお、低電源電位（ＶＳＳ）は各回路共通である。
また、アンテナ３０１より受信されたデータは交流信号として復調回路３４０にも送られる。復調回路３４０は整流回路、抵抗および容量等から構成される。そして、受信されたデータは整流され、復調される。以下においては、復調された信号を復調信号と呼ぶ。
整流回路の回路構成は、入力した信号を整流し、直流電圧を生成する役割を有する回路であればどのような回路でもよい。例えば、半波整流回路、全波整流回路等の整流回路と容量素子、コイルなどの素子を組み合わせた回路構成がある。
また、抵抗および容量は、整流回路を通った信号を復調するために利用している。整流回路を通った信号が復調される構成であれば、どのように接続しても良い。例えば、抵抗と容量をπ型に結合する構成がある。
また、復調回路３４０の後にアナログアンプを設けて、復調信号を増幅してもよい。復調信号を増幅することで、信号波形が成形される。信号波形が鈍っていると、各回路間の信号の遅延が大きくなってしまい、動作が不安定になる場合がある。しかし、信号波形が成形されていれば、各回路間の信号の遅延が小さく、安定動作が可能となる。
さらに、アンテナ３０１により受信されたデータは交流信号としてクロック生成回路３６０にも送られる。クロック生成回路３６０は交流信号を分周し、基本クロック信号を発生させる回路である。クロック生成回路３６０にて生成された基本クロック信号は各回路に送られ、各回路内の信号のラッチおよび選択、時間のカウント等に用いられる。なお、図示していないが、復調信号がクロック生成回路に供給されていてもよい。
復調信号および基本クロック信号は、制御回路３７０に送られる。制御回路３７０では、復調信号からＲＦＩＤタグ３００へ送られたデータを抽出する。また、復調信号からＲＦＩＤタグ３００へ送られたデータが、どのようなデータなのかを判別する。さらに、各回路を制御する信号も生成している。
そして、通信器３０１０からどのようなデータが送られてきたのかを判定する。
通信器３０１０から本発明の一態様の半導体装置を使用したＲＦＩＤタグ３００に、通信器３０１０から送信されたデータをメモリ３８０に書き込むという命令が含まれるデータが送信された場合、メモリ３８０に通信器３０１０から送信されたデータが書き込まれる。具体的には、情報セクタに情報が書き込まれ、追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれる等、通信器３０１０から送信されたデータが制御回路３７０で判断された内容に応じて、ＲＦＩＤタグ３００が動作する。
制御回路３７０が情報セクタに情報を書き込むという命令が通信器３０１０から送信されたデータに含まれていると判断した場合、情報セクタは、制御回路３７０から通信器３０１０から送信されたデータに含まれている情報を書き込まれる。
さらに、メモリ３８０は図３のような構成の場合、情報セクタに情報が書き込まれると、書き込まれた情報セクタと電気的に接続する追記書き込み防止セクタには、制御回路３７０から追記書き込み防止用のデータが書き込まれる。追記書き込み防止セクタにデータが書き込まれ保持されると、本半導体装置の状態は、書き込み命令が含まれるデータを受信する前の初期状態から、書き込み命令が含まれるデータを受信し追記書き込み防止セクタにデータが書き込まれた後の状態、つまり、追記書き込み不可の状態に変化する。
なお、通信器３０１０から本発明の一態様の半導体装置を使用したＲＦＩＤタグ３００が有するメモリ３８０に保持されたデータを読み出すという命令が含まれるデータが送信された場合、ＲＦＩＤタグ３００は、メモリ３８０に保持されているデータ（情報セクタに保持されている情報等）または書き込まれたＩＤ番号等の固有データを含んだデータを通信器３０１０へ送信する。
さらに、制御回路３７０は、メモリ３８０に保持された、又は書き込まれたＩＤ番号等の固有データを含んだデータを、ＩＳＯ等の規格に則った符号化方式で符号化した信号に変える役割も有する。そして、符号化された信号にしたがって、変調回路３５０により、アンテナ３０１が受信しているデータとしての信号に変調をかける。
変調をかけられたデータは、通信器３０１０に電気的に接続されたアンテナユニット３０２０で受信される。そして、受信されたデータは通信器３０１０で解析され、本発明の一態様の半導体装置を使用したＲＦＩＤタグ３００のＩＤ番号等の固有データを認識することができる。
メモリ３８０は、ＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリである。１回のみ書き込みが可能なメモリであれば、どんなメモリでも構わない。
また、メモリ３８０は、ＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリの他に、ＭＲＯＭ等の読み出しのみ可能なメモリを有していても良い。
以上のように、本発明の一態様の半導体装置を有するＲＦＩＤタグは、少なくとも二つの状態を有している。つまり、メモリへの書き込み命令が含まれるデータを受信し、メモリに通信器３０１０から送信されたデータを書き込んだ後には、メモリに追記書き込み防止用のデータを書き込む前の状態から追記不可の状態に変化しているので、再度、書き込み命令が含まれるデータを受信しても追記されることがない。したがって、一度メモリに書き込んだデータを変えること無く、誤書き込みおよびデータの改竄を防止するＲＦＩＤタグを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、ＲＦＩＤタグで本発明の一態様の半導体装置を使用した際の、より詳細な動作について説明する。
無線通信システムの概略図を図９に示す。また、本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作のフローチャートの一例を図１０に示す。
なお、図１０のフローチャートは本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作の一例であり、この動作（フロー）に限定されるものではない。各動作（フロー）の間に、図１０に記載が無い動作（フロー）が入っていても良い。
また、本発明の一態様の半導体装置を使用したＲＦＩＤタグが有するＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリは、メモリセルのワード方向の動作を制御するデコーダ、メモリセルのビット方向の動作を制御するデコーダおよび複数のメモリセルが規則的に並べられたメモリセルアレイから構成される。
なお、本発明の一態様の半導体装置を使用したＲＦＩＤタグが有するＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリは、プリチャージ回路を有していても良い。
プリチャージ回路は、メモリセルのデータを読み出す、あるいは、メモリセルにデータを書き込む前に、予め、ビット線の電位をある電位まで上げる回路である。プリチャージ回路を実装することで、読み出しあるいは書き込み時にデコーダが動作する際の負荷を低減し、読み出しあるいは書き込み時間を短縮することができる。
また、複数のメモリセルが規則的に並べられたメモリセルアレイは、少なくとも、ユーザーが自由に情報を書き込むことができる情報セクタ有している。また、書き込み可否判定セクタや追記書き込み防止セクタを有していても良い。
つまり、１つのメモリに特定の機能を果たす複数のセクタを有しているメモリの構成としても良い。具体的には、メモリの構成は、情報セクタと追記書き込み防止セクタの構成でも、さらに情報セクタと追記書き込み防止セクタと書き込み可否判定セクタとの構成でも、さらに別の機能を果たすセクタを有していても良い。
また、特定の情報またはデータのみ保持する複数のメモリの構成を有していても良い。例えば、情報セクタの情報を保持するメモリ（情報メモリ）と、書き込み可否判定用のデータを保持するメモリ（書き込み可否判定メモリ）と、追記書き込み防止用のデータを保持するメモリ（追記書き込み防止メモリ）等の複数のメモリから構成されるメモリの構成もある。また、情報メモリと書き込み可否判定メモリと追記書き込み防止メモリとは、それぞれ電気的に接続されていてもよい。また、書き込み可否判定メモリを有さない構成でも良い。つまり、情報メモリと追記書き込み防止メモリのみの構成としても良い。
本実施の形態では、１つのメモリ内に情報セクタと追記書き込み防止セクタを有するメモリの動作について説明する。以下、本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作のフローチャートの一例である図１０を説明する。
はじめに、通信器３０１０から本発明の一態様の半導体装置を使用したＲＦＩＤタグ３００に、通信器３０１０から送信されたデータをメモリ３８０に書き込むという命令が含まれるデータが送信される。
ＲＦＩＤタグ３００は、通信器３０１０から送信されたデータを受信する（書き込み命令を受信：Ｆ１００１）。そして、制御回路は、入力回路から受信したデータが入力される。制御回路は、受信したデータを保持する。制御回路は、受信したデータを解析して、情報、追記書き込み防止用のデータ等として認識する。
追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれているか確認するため、制御回路は、追記書き込み防止セクタを読み出してデータが書き込まれているか確認する（追記書き込み防止セクタのデータを読み出し：Ｆ１００２）。
次いで、制御回路は、ＲＦＩＤタグ３００内のメモリの追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれているか判断する（追記書き込み防止セクタにデータが書き込まれているか？：Ｆ１００３）。
追記書き込み防止セクタにデータが書き込まれている場合は、ＲＦＩＤタグ３００は書き込み不可のエラーコードを通信器３０１０へ送信する（エラーコード送信：Ｆ１００４）。つまり、ＲＦＩＤタグ３００は、規格や仕様等に則ったエラーコードを、通信器３０１０に送信する。
また、追記書き込み防止セクタに追記書き込み防止用のデータが書き込まれていない場合、メモリ内の情報セクタは通信機器３０１０から送信された情報を制御回路３７０から入力され、情報セクタは送信された情報を保持する（情報セクタに情報を書き込み：Ｆ１００５）。
通信器３０１０から送信されたデータに含まれている情報が、メモリ内の情報セクタに正しく書き込まれたか否かの確認を行う（情報が一致しているか？：Ｆ１００６）。制御回路は、情報セクタに書き込まれた情報を読み出す。制御回路は、情報セクタから読み出した情報と通信器３０１０から送信されたデータに含まれている情報との照合を行い正しく書き込まれたか否かを確認する。
情報セクタから読み出された情報と通信器３０１０から送信されたデータに含まれている情報との照合の結果、一致していることが確認できたら、送信されたデータに含まれている情報は情報セクタに正しく書き込まれていることが確認できたことになり、次の動作に進む。しかし、一致していることが確認できなかった場合は、図１０のＦ１００５からの動作を繰り返し、再書き込みを行う。これに加えて、再書き込みの試行回数を判断する（ｎ回目か？（ｎ≧１）：Ｆ１００７）。再書き込みの試行回数は、規格、仕様等を考慮の上、設定すればよい。
なお、設定した試行回数の再書き込みが失敗した場合、メモリから読み出された情報と前記通信器３０１０から送信されたデータに含まれている情報が不一致ということになり、情報セクタに書き込まれた情報が正しく書き込まれていないことになる。よって、制御回路は、書き込み不可と判断してエラーコードを出力する。ＲＦＩＤタグ３００はエラーコードを通信器３０１０へ送信する（エラーコード送信：Ｆ１００８）。つまり、ＲＦＩＤタグ３００は、規格や仕様等に則ったエラーコードを、通信器３０１０に送信する。
情報セクタから読み出された情報と通信器３０１０から送信されたデータに含まれている情報との照合の結果、一致していることが確認できたら、追記書き込み防止セクタに追記書き込み防止用のデータを制御回路から入力される（追記書き込み防止セクタにデータを書き込む：Ｆ１００９）。追記書き込み防止用のデータは追記書き込み防止セクタに保持される。追記書き込み防止セクタに追記書き込み防止用のデータが保持されると、ＲＦＩＤタグ３００の状態は書き込み可能な状態から追記不可な状態に変化する。
そして、ＲＦＩＤタグ３００は、通信器３０１０から送信されたデータのメモリへの書き込みを終了する（書き込み終了：Ｆ１０１０）。
追記書き込み防止セクタに追記書き込み防止用のデータを保持させることで、追記書き込み防止セクタ内の該当するワードあるいはビットへの書き込みが禁止される。または、追記書き込み防止セクタと電気的に接続する情報セクタへの書き込みが禁止される（情報セクタが保持する情報を読み出すことは可能）。もしくは全てのメモリセルへの書き込みが終了した段階で、本発明の一態様の半導体装置を搭載したＲＦＩＤタグは書き込みが不可になる。つまり、メモリに一度書き込みを行うと、追記書き込み防止セクタに追記書き込み防止用のデータが保持されるので、本発明の一態様の半導体装置の状態が異なる状態へ変化している。そのため、通信器から情報を書き込むという命令としてのデータが再送信されても、追記することはできない。
以上のように、本発明の一態様の半導体装置を有するＲＦＩＤタグは、一度メモリに書き込んだデータを変えること無く、誤書き込みおよびデータの改竄を防止するＲＦＩＤタグを提供することができる。
また、通信器３０１０から送信されたデータに追記書き込み防止用のデータが含まれている例を示したが、特に限定はなく、通信器３０１０から送信されたデータに追記書き込み防止用のデータが含まれてなくてもよく、その場合は、制御回路から情報セクタに情報が書き込まれたことを示すデータが追記書き込み防止セクタに書き込まれる。
なお、１つのメモリ内に情報セクタと追記書き込み防止セクタを有するメモリを説明したが、特に各種セクタが１つのみが設けられている構成に限定するものではなく、例えば、図５，６に示すように、複数の情報セクタ（３８１ａ、３８１ｂ）が設けられており、それとそれぞれ電気的に接続している複数の追記書き込み防止セクタ（３８２ａ、３８２ｂ）が設けられている構成でもよく、特にセクタの構成に限定はない。この場合、追記書き込み防止セクタと電気的に接続している情報セクタに対して、一度メモリに書き込んだデータを変えること無く、誤書き込みおよびデータの改竄を防止することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、ＲＦＩＤタグで本発明の一態様の半導体装置を使用した際の、より詳細な動作について説明する。
無線通信システムの概略図を図９に示す。また、本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作のフローチャートの一例を図１１に示す。
なお、図１１のフローチャートは本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作の一例であり、この動作（フロー）に限定されるものではない。各動作（フロー）の間に、図１１に記載が無い動作（フロー）が入っていても良い。
また、本発明の一態様の半導体装置を使用したＲＦＩＤタグが有するＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリは、メモリセルのワード方向の動作を制御するデコーダ、メモリセルのビット方向の動作を制御するデコーダおよび複数のメモリセルが規則的に並べられたメモリセルアレイから構成される。
なお、本発明の一態様の半導体装置を使用したＲＦＩＤタグが有するＯＴＰメモリまたはライトワンスメモリ等の１回のみ書き込みが可能なメモリは、プリチャージ回路を有していても良い。
プリチャージ回路は、メモリセルのデータを読み出す、あるいは、メモリセルにデータを書き込む前に、予め、ビット線の電位をある電位まで上げる回路である。プリチャージ回路を実装することで、読み出しあるいは書き込み時にデコーダが動作する際の負荷を低減し、読み出しあるいは書き込み時間を短縮することができる。
また、複数のメモリセルが規則的に並べられたメモリセルアレイは、少なくとも、ユーザーが自由に情報を書き込むことができる情報セクタ有している。また、書き込み可否判定セクタや追記書き込み防止セクタを有していても良い。つまり、１つのメモリに特定の機能を果たす複数のセクタを有しているメモリの構成としても良い。具体的には、メモリの構成は、情報セクタと追記書き込み防止セクタの構成でも、さらに情報セクタと追記書き込み防止セクタと書き込み可否判定セクタとの構成でも、さらに別の機能を果たすセクタを有していても良い。
また、特定の情報またはデータのみ保持する複数のメモリの構成を有していても良い。例えば、図１２、１３に示すように、情報セクタ４０１の情報を保持するメモリ４００（情報メモリ）と、追記書き込み防止セクタ４１２のデータを保持するメモリ４１０（追記書き込み防止メモリ）と、書き込み可否判定セクタ４２３のデータを保持するメモリ４２０（書き込み可否判定メモリ）等の複数のメモリから構成されるメモリの構成もある。また、情報メモリ４００と追記書き込み防止メモリ４１０と書き込み可否判定メモリ４２０とは、それぞれ電気的に接続されていてもよい。
本実施の形態では、１つのメモリ内に情報セクタと追記書き込み防止セクタと書き込み可否判定セクタとを有するメモリの動作について説明する。以下、本発明の一態様の半導体装置を使用したＲＦＩＤタグの動作のフローチャートの一例である図１１を説明する。
はじめに、通信器３０１０から本発明の一態様の半導体装置を使用したＲＦＩＤタグ３００に、通信器３０１０から送信されたデータをメモリ３８０に書き込むという命令が含まれるデータが送信される。
ＲＦＩＤタグ３００は、通信器３０１０から送信されたデータを受信する（書き込み命令を受信：Ｆ１１０１）。そして、制御回路は、入力回路から受信したデータが入力され、制御回路は、受信したデータを保持する。
書き込み可否判定セクタと追記書き込み防止セクタにそれぞれのデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれているか確認するため、制御回路は、書き込み可否判定セクタと追記書き込み防止セクタそれぞれを読み出して、それぞれのデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれていないか確認する（書き込み可否判定セクタ及び追記書き込み防止セクタのデータを読み出し：Ｆ１１０２）。
なお、制御回路は、書き込み可否判定セクタと追記書き込み防止セクタそれぞれを読み出して、それぞれのデータが書き込まれていないか確認しても良いが、特に限定されない。書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等（書き込み可否判定セクタ及び追記書き込み防止セクタ以外のセクタ）にデータが書き込まれていないか確認する方法として、制御回路は、書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等からデータ又は情報を読み出し、データ又は情報が、書き込み可否判定セクタと追記書き込み防止セクタのそれぞれに電気的に接続されている情報セクタ等に書き込まれていないことを確認する方法でも良い。
次いで、制御回路は、ＲＦＩＤタグ３００内のメモリの書き込み可否判定セクタと追記書き込み防止セクタにそれぞれのデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれているか判断する（書き込み可否判定セクタ及び追記書き込み防止セクタにデータが書き込まれているか？：Ｆ１１０３）。
書き込み可否判定セクタと追記書き込み防止セクタにそれぞれのデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれている場合は、制御回路は書き込み不可と判断し、エラーコードを出力する。ＲＦＩＤタグ３００はエラーコードを通信器３０１０へ送信する（エラーコード送信：Ｆ１１０４）。つまり、ＲＦＩＤタグ３００は規格や仕様等に則ったエラーコードを通信器３０１０に送信する。
また、書き込み可否判定セクタと追記書き込み防止セクタにそれぞれのデータ（書き込み可否判定用のデータ、追記書き込み防止用のデータ）が書き込まれていない場合は、書き込み可否判定セクタに制御回路から書き込み可否判定用のデータが入力され、書き込み可否判定セクタは書き込み可否判定用のデータを保持する（書き込み可否判定セクタにデータを書き込む：Ｆ１１０５）。書き込み可否判定セクタに書き込み可否判定用のデータが保持されていると、保持された書き込み可否判定セクタと電気的に接続されているワード線あるいはビット線へ書き込むための電力が十分にあると制御回路は判断し、書き込み可否判定セクタと電気的に接続している情報セクタに書き込みが可能となる。
次いで、メモリの情報セクタは、通信器３０１０から送信された情報を制御回路３７０から入力される（情報セクタに情報を書き込む：Ｆ１１０６）。情報セクタは、通信器３０１０から送信された情報を保持する。
通信器３０１０から送信されたデータに含まれている情報が、メモリ内の情報セクタに正しく書き込まれたか否かの確認を行う（情報が一致しているか？：Ｆ１１０７）。制御回路は、情報セクタに書き込まれた情報を読み出す。制御回路は、情報セクタから読み出した情報と通信器３０１０から送信されたデータに含まれている情報との照合を行い正しく書き込まれたか否かを確認する。
情報セクタから読み出された情報と通信器３０１０から送信されたデータに含まれている情報との照合の結果、一致していることが確認できたら、送信されたデータに含まれている情報は情報セクタに正しく書き込まれていることが確認できたことになり、次の動作に進む。しかし、一致していることが確認できなかった場合は、図１１のＦ１１０６からの動作を繰り返し、再書き込みを行う。これに加えて、再書き込みの試行回数を判断する（ｎ回目か？（ｎ≧１）：Ｆ１１０８）。再書き込みの試行回数は、規格、仕様等を考慮の上、設定すればよい。
なお、設定した試行回数の再書き込みが失敗した場合、情報セクタから読み出された情報と制御回路に保持されている通信器３０１０から送信されたデータに含まれている情報が不一致ということになり、情報が正しく書き込まれていないことになる。よって、書き込み不可のエラーコードを通信器３０１０へ送信する（エラーコード送信：Ｆ１１０９）。つまり、ＲＦＩＤタグ３００は、規格や仕様等に則ったエラーコードを、通信器３０１０に送信する。
情報セクタから読み出された情報と制御回路に保持されている通信器３０１０から送信されたデータに含まれている情報との照合の結果、一致していることが確認できたら、追記書き込み防止セクタに制御回路から追記書き込み防止用データが入力される（追記書き込み防止セクタにデータを書き込む：Ｆ１１１０）。追記書き込み防止用のデータが追記書き込み防止セクタに保持されると、ＲＦＩＤタグ３００の状態は書き込み可能な状態から追記不可な状態に変化する。
そして、ＲＦＩＤタグ３００は、通信器３０１０から送信されたデータのメモリへの書き込みを終了する（書き込み終了：Ｆ１１１１）。
追記書き込み防止セクタに追記書き込み防止用のデータを保持させることで、追記書き込み防止セクタ内の該当するワードあるいはビットへの書き込みが禁止される（情報セクタが保持する情報を読み出すことは可能）。または、追記書き込み防止セクタに電気的に接続する情報セクタへの書き込みが禁止される。もしくは、全てのメモリセルへの書き込みが終了した段階で、本発明の一態様の半導体装置を搭載したＲＦＩＤタグは書き込みが不可になる。つまり、メモリに一度書き込みを行うと、追記書き込み防止セクタに追記書き込み防止用データが保持されるので、通信器からデータを書き込むという命令としてのデータが再送信されても、メモリに追記することはできない。
以上のように、本発明の一態様の半導体装置を有するＲＦＩＤタグは、一度メモリに書き込んだデータを変えること無く、誤書き込みおよびデータの改竄を防止するＲＦＩＤタグを提供することができる。
また、通信器３０１０から送信されたデータに、書き込み可否判定用のデータ及び追記書き込み防止用のデータが含まれている例を示したが、特に限定されず、通信器３０１０から送信されたデータに書き込み可否判定用のデータ及び追記書き込み防止用のデータが含まれてなくてもよく、その場合は、制御回路から情報セクタに情報が書き込まれたことを示すデータが追記書き込み防止セクタに書き込まれる。
なお、１つのメモリ内に、書き込み可否判定セクタ、追記書き込み防止セクタ、情報セクタを有している構成を説明したが、特に各種セクタが１つのみが設けられている構成に限定するものではなく、例えば、図６に示すように、複数の情報セクタ（３８１ａ、３８１ｂ）が設けられており、それとそれぞれ電気的に接続している複数の追記書き込み防止セクタ（３８２ａ、３８２ｂ）、複数の書き込み可否判定セクタ（３８３ａ、３８３ｂ）が設けられている構成でもよく、特にセクタの構成に限定はない。この場合、書き込み可否判定セクタ、追記書き込み防止セクタとそれぞれ電気的に接続している情報セクタに対して、一度メモリに書き込んだデータを変えること無く、誤書き込みおよびデータの改竄を防止することができる。
また、書き込み可否判定セクタ及び追記書き込み防止セクタは、理想的には１ビット毎に設けることが望ましい。しかし、１ビット毎に設けた場合は、同じ容量のメモリが少なくとも一つ以上必要になる。そして、メモリの面積が増加し、ＲＦＩＤタグ自体の面積も大きくなり、１基板当たりの取り個数が少なくなってしまう等の好ましくないことが引き起こされる。よって、書き込み可否判定セクタは、メモリセルの不良率、必要な冗長機能等から、ワード線毎、ビット線毎に設けられることが多い。
さらに、書き込み可否判定セクタ３８３を有することで、書き込み可否判定セクタ３８３と電気的に接続している情報セクタ３８１に情報が書き込まれているかどうかを確認できる。制御回路３７０から書き込み可否判定セクタ３８３と電気的に接続している情報セクタ３８１への書き込み時に、正しい情報を正確に書き込むことが可能となり、書き込み不良等の不良を起こす可能性が低減され、通信器等とＲＦＩＤタグとの間の無線通信の信頼性が向上する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、アンチヒューズ型のＯＴＰメモリを具備する半導体記憶装置を具備する半導体装置の製造方法について、図１４乃至図１８を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する本実施の形態を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタ及び１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。なお本実施の形態における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記する場合がある。
なお、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
まず、支持基板１５０１上に剥離層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、剥離層１５０２としては、例えば本実施の形態においては金属層及び金属酸化物層の積層構造とする。金属層としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。金属酸化物層としては、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物を用いる。金属層のみでも良い。
次に、剥離層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて剥離層１５０２表面を酸化して形成してもよいし、酸素プラズマで剥離層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、剥離層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、剥離層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。また、剥離層１５０２と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。本実施の形態では、下地絶縁層として酸化窒化シリコンを１００ｎｍ、金属層としてタングステンを３０ｎｍ、第１絶縁層として酸化シリコンを２００ｎｍ積層したものを用いる（図１４（Ａ））。
次に、剥離層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施の形態では、第１絶縁層として、窒化酸化シリコンを５０ｎｍ、酸化窒化シリコンを１００ｎｍ積層したものを用いる（図１４（Ｂ））。
次に、第１絶縁層１５０３上に半導体層１５７０を形成する。半導体層１５７０は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。本実施の形態では、アモルファスシリコンを第１絶縁層の上に６６ｎｍ積層し、レーザ照射を行なって結晶化を行なう（図１４（Ｃ））。
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。本実施の形態では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する（図１４（Ｄ））。
半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７６を得る（図１４（Ｅ））。さらに、ｎチャネルトランジスタとする領域の半導体層にチャネル領域を形成するために、追加で低濃度の不純物元素を添加してもよい。本実施の形態では、後にｐチャネルトランジスタとする領域の半導体層をレジストマスク１５７７で覆いボロンを添加する（図１５（Ａ））。
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層１５７８を形成する。第２絶縁層１５７８はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層１５７８は、後に形成される薄膜トランジスタのゲート絶縁層（ＧＩ膜）として機能する。本実施の形態では、第２絶縁層１５７８として酸化窒化シリコンを１０ｎｍ積層したものを用いる（図１５（Ｂ））。
なお、後に容量とする領域の半導体層（１５７４、１５７５）を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはＰ型を与える不純物元素を添加すると好ましい。なお、容量とする領域以外はレジストマスク１５７９〜１５８１で覆っておけばよい（図１５（Ｃ））。
次に、第２絶縁層上にゲート電極１５０４〜１５０７、容量電極１５０８、及びメモリ素子の下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９を得る。
ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、容量電極１５０８、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズ型のメモリ素子に用いられる電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施の形態では、窒化タンタル３０ｎｍ、タングステン３７０ｎｍを積層したものを用いる（図１５（Ｄ））。
次に、ｐチャネルトランジスタとする領域、容量とする領域、及びメモリセルとする領域を覆うようにレジストマスク１５８２〜１５８４を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより、低濃度不純物領域を形成する。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いることができる。Ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。本実施の形態では、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する（図１５（Ｅ））。
次に、レジストマスクを除去して、ｎチャネルトランジスタとする領域の半導体層および容量となる領域を覆うようにレジストマスク１５８５〜１５８７を形成し、ｐチャネルトランジスタとする領域の半導体層となる領域にゲート電極１５０４をマスクとして不純物元素を導入することによりＰ型を示す不純物領域を形成する。Ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、Ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域１５１６、及び一対のｐ型不純物領域１５１４が形成される。ｐ型不純物領域１５１４は、ソース領域又はドレイン領域として機能する。同様に、容量となる領域の半導体層にも自己整合的に不純物濃度の異なるｐ型不純物領域１５１５が形成される。このとき、ｐ型不純物領域１５１７には、容量電極１５０８、及び第１の電極１５０９がマスクとなるため、不純物が導入されない（図１６（Ａ））。
次に、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面にサイドウォール絶縁層を形成する。サイドウォール絶縁層の作製方法としては、まず、第２絶縁層、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層１５８８を形成する。本実施の形態では、酸化窒化シリコンを１００ｎｍとＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）２００ｎｍの積層構造を用いる（図１６（Ｂ））。次に、第３絶縁層１５８８を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層１５７８の一部をエッチングして除去する。第２絶縁層１５７８の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する（図１６（Ｃ））。
次に、ｐチャネルトランジスタとする領域の半導体層を覆うようにレジストマスク１５８９〜１５９１を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。本実施の形態では、ｎチャネルトランジスタとする領域の半導体層にリン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成する。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する一対の低濃度不純物領域１５１９と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁層１５１０の下方に形成される（図１６（Ｄ））。
なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁層（ＧＩ膜）が薄い場合、具体的には１０ｎｍ以下の場合には、耐圧を向上させるために、ｐチャネルトランジスタにもＬＤＤ領域を形成する構成とすることが好ましい。また、ＬＤＤ領域は、サイドウォール絶縁層を用いずに、レジストマスクによって形成する方法を用いても良い。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる酸化窒化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。本実施の形態では、第４絶縁層として酸化窒化シリコンを５０ｎｍ積層し、５５０℃４時間の熱処理で不純物元素の活性化処理及び水素化処理を行なう（図１６（Ｅ））。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。本実施の形態では、窒化酸化シリコンを１００ｎｍ、酸化窒化シリコンを６００ｎｍ積層し、さらに４１０℃１時間の熱処理を行なって第５絶縁層１５２３を形成する（図１７（Ａ））。
次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口部１５２１を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口部１５２１の直径は、約１μｍ〜約６μｍとすればよく、本実施の形態では、第１の開口部１５２１の直径を２μｍとする（図１７（Ｂ））。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、メモリ素子として用いる半導体層、すなわち酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口部１５２１と重なるアモルファスシリコン層及び酸化窒化シリコン層の積層１５２４を形成する。アモルファスシリコン層及び酸化窒化シリコン層の積層１５２４は、メモリ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する（図１７（Ｃ））。
次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール１５９２ａ〜１５９２ｊ、ゲート電極に達するコンタクトホール１５９３ａ〜１５９３ｅ、第１の電極１５０９に達する第２の開口部１５９４をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する（図１８（Ａ））。
次に、フッ酸を含むエッチャントで、露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。
次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を材料として用い、単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施の形態では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施の形態では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の容量の電極となる配線１５３３、配線１５３４、アンテナ部の第４の電極１５４２を形成する。半導体記憶回路部の第２の電極１５４０は、第１の開口部１５２１と重なりメモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる半導体層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口部１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する（図１８（Ｂ））。
本実施の形態では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。
次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いことができる、有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。環状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。
次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口部１５９５を、第４の電極１５４２に達する第４の開口部１５９６を形成する。そして、エッチング後にレジストマスクを除去する（図１８（Ｃ））。
次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。引き出し配線１５４４は陰極として接地電源に接続される。
次に、アンテナ下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している（図１８（Ｄ））。
本実施の形態では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。
次に、剥離を行って剥離層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と剥離層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、剥離層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。
次に、複数の半導体装置が形成された１枚のシートをカッター、ダイサー等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
以上の工程を経た半導体装置は、半導体記憶装置を同時に形成することができる。半導体記憶装置を具備する半導体装置の作製に伴う工程簡略化、および小型化を図ることができる。また、論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４とを同一基板上で作りこむことで、データの書き込みまたは読み出しの際の誤動作を少なくすることができる。
なお、本実施の形態に示す半導体装置の作製方法は一例であり、他の半導体装置の作製方法を用いることもできる。
また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置の使用例について説明する。
本発明の一態様の半導体装置の具体的な使用例について図１９を用いて説明する。図１９は、本実施の形態における半導体装置の使用例を示す図である。
上記実施の形態における半導体装置を備えた半導体装置の使用例について、図１９に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１９（Ｅ）、図１９（Ｆ）参照）等に設けて使用することができる。
本発明の一態様の半導体装置８００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の一態様の半導体装置８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様の半導体装置８００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様の半導体装置は、高い信頼性を有するため、本実施の形態に挙げた各用途に用いることにより、物品の認証性、またはセキュリティ性などをより高めることができる。
２０１ 半導体装置
２０４ 入力回路
２０５ 定電圧を生成する回路
２０６ 制御回路
２０７ ＯＴＰまたはライトワンスメモリ
３００ ＲＦＩＤタグ
３０１ アンテナ
３１０ 半導体集積回路
３２０ 入力回路
３３０ 定電圧を生成する回路
３４０ 復調回路
３５０ 変調回路
３７０ 制御回路
３８０ メモリ
４１０ 信号出力制御回路
４２０ ＣＲＣ回路
４３０ メモリ
８００ 半導体装置
３０３０ 制御用端末
３０１０ 通信器
３０２０ アンテナユニット

Claims (12)

  1. 制御回路と、入力回路と、一回書き込みが可能な第１及び第２のメモリとを有し、
    前記第１のメモリは、複数のビットを有する第１のセクタを有し、
    前記第２のメモリは、複数のビットを有する第２のセクタを有し、
    前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続され、
    前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持され、
    前記制御回路によって、前記第１のセクタにデータが保持されているか判断され、
    前記第１のセクタに前記データが保持されている場合において、
    前記第２のセクタは、前記制御回路から前記第１の情報が入力されず、前記第２のセクタは、前記第１の情報が保持されない、
    前記第１のセクタに前記データが保持されていない場合において、
    前記第２のセクタは、前記制御回路から前記第１の情報が入力され、前記第２のセクタは、前記第１の情報を保持され、
    前記第１のセクタは、前記制御回路から前記データが入力され、前記第１のセクタは、前記データが保持されることを特徴とする半導体装置。
  2. 制御回路と、入力回路と、一回書き込みが可能なメモリとを有し、
    前記メモリは、複数のビットを有する第１及び第２のセクタとを有し、
    前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続され、
    前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持され、
    前記制御回路によって、前記第１のセクタにデータが保持されているか判断され、
    前記第１のセクタに前記データが保持されている場合において、
    前記第２のセクタは、前記制御回路から前記第１の情報が入力されず、前記第２のセクタは、前記第１の情報が保持されない、
    前記第１のセクタに前記データが保持されていない場合において、
    前記第２のセクタは、前記制御回路から前記第１の情報が入力され、前記第２のセクタは、前記第１の情報を保持され、
    前記第１のセクタは、前記制御回路から前記データが入力され、前記第１のセクタは、前記データが保持されることを特徴とする半導体装置。
  3. 制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有し、
    前記第１のメモリは、複数のビットを有する第１のセクタを有し、
    前記第２のメモリは、複数のビットを有する第２のセクタを有し、
    前記第３のメモリは、複数のビットを有する第３のセクタを有し、
    前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続され、
    前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持され、
    前記制御回路によって、前記第１のセクタに第１のデータが保持されていないか判断され、かつ、前記第３のセクタに第２のデータが保持されていないか判断され、
    前記第１のセクタに前記第１のデータが保持されており、かつ、前記第３のセクタに前記第２のデータが保持されている場合において、
    前記第２のセクタは、前記制御回路から前記第１の情報と等価な第２の情報が入力されず、前記第２のセクタは、前記第２の情報が保持されない、
    前記第１のセクタに前記第１のデータが保持されておらず、かつ、前記第３のセクタに前記第２のデータが保持されていない場合において、
    前記第１のセクタは、前記制御回路から前記第１のデータが入力され、前記第１のセクタは、前記第１のデータが保持され、
    前記第２のセクタは、前記制御回路から前記第２も情報が入力され、前記第２のセクタは、前記第２の情報が保持され、
    前記制御回路によって、前記第１の情報と前記第２の情報とが比較され、
    前記第１の情報と前記第２の情報とが一致していない場合において、
    前記第１の情報と前記第２の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、が繰り返され、
    前記第１の情報と前記第２の情報とが一致している場合において、
    前記制御回路から前記第３のセクタに前記第２のデータが入力され、前記第３の情報は、前記第３のセクタによって保持されることを特徴とする半導体装置。
  4. 入力回路と、制御回路と、一回書き込みが可能なメモリとを有し、
    前記メモリは、複数のビットを有する第１乃至第３のセクタを有し、
    前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続され、
    前記制御回路は、前記入力回路から第１の情報が入力され、前記制御回路は、前記第１の情報が保持され、
    前記制御回路によって、前記第１のセクタに第１のデータが保持されていないか判断され、かつ、前記第３のセクタに第２のデータが保持されていないか判断され、
    前記第１のセクタに前記第１のデータが保持されており、かつ、前記第３のセクタに前記第２のデータが保持されている場合において、
    前記第２のセクタは、前記制御回路から第２の情報が入力されず、前記第２のセクタは、前記第２の情報が保持されない、
    前記第１のセクタに前記第１のデータが保持されておらず、かつ、前記第３のセクタに前記第２のデータが保持されていない場合において、
    前記第１のセクタは、前記制御回路から前記第１のデータが入力され、前記第１のセクタは、前記第１のデータが保持され、
    前記第２のセクタは、前記制御回路から前記第２の情報が入力され、前記第２のセクタは、前記第２の情報が保持され、
    前記制御回路によって、前記第１の情報と前記第２の情報とが比較され、
    前記第１の情報と前記第２の情報とが一致していない場合において、
    前記第１の情報と前記第２の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、が繰り返され、
    前記第１の情報と前記第２の情報とが一致している場合において、
    前記制御回路から前記第３のセクタに前記第２のデータが入力され、前記第２のデータは、前記第３のセクタによって保持されることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記メモリはＯＴＰメモリ又はライトワンスメモリであることを特徴とする半導体装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記情報が保持されると、前記セクタには、物理的変化が与えられないことを特徴とする半導体装置。
  7. 制御回路と、入力回路と、一回書き込みが可能な第１及び第２のメモリとを有し、
    前記第１のメモリは、複数のビットを有する第１のセクタを有し、
    前記第２のメモリは、複数のビットを有する第２のセクタを有し、
    前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている半導体装置の駆動方法であって、
    前記入力回路は、前記制御回路へ第１の情報を入力し、前記制御回路は、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタがデータを保持しているか判断し、
    前記第１のセクタが前記データを保持している場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない、
    前記第１のセクタが前記データを保持していない場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力し、前記第２のセクタは、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタに前記データを入力し、前記第１のセクタは、前記第２の情報を保持することを特徴とする半導体装置の駆動方法。
  8. 制御回路と、入力回路と、一回書き込みが可能なメモリとを有し、
    前記メモリは、複数のビットを有する第１及び第２のセクタとを有し、
    前記第１のセクタと前記第２のセクタとは、前記制御回路を介して電気的に接続されている半導体装置の駆動方法であって、
    前記入力回路は、前記制御回路へ第１の情報を入力し、前記制御回路は、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタがデータを保持しているか判断し、
    前記第１のセクタが前記データを保持している場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない、
    前記第１のセクタが前記データを保持していない場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力し、前記第２のセクタは、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタに前記データを入力し、前記第１のセクタは、前記データを保持することを特徴とする半導体装置の駆動方法。
  9. 制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有し、
    前記第１のメモリは、複数のビットを有する第１のセクタを有し、
    前記第２のメモリは、複数のビットを有する第２のセクタを有し、
    前記第３のメモリは、複数のビットを有する第３のセクタを有し、
    前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、
    前記入力回路は、前記制御回路に第１の情報を入力し、前記制御回路は、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタが第１のデータを保持していないか判断し、かつ、前記第３のセクタが第２のデータを保持していないか判断し、
    前記第１のセクタが前記第１のデータを保持しており、かつ、前記第３のセクタが前記第２のデータを保持している場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない、
    前記第１のセクタが第１のデータを保持しておらず、かつ、前記第３のセクタが前記第２のデータを保持していない場合において、
    前記制御回路は、前記第１のセクタに前記第１のデータを入力し、前記第１のセクタは、前記第１のデータを保持し、
    前記制御回路は、前記第２のセクタに前記第２の情報を入力し、前記第２のセクタは、前記第２の情報を保持し、
    前記制御回路は、前記第１の情報と前記第２の情報を比較し、
    前記第１の情報と前記第２の情報が一致していない場合において、
    前記第１の情報と前記第２の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第２の情報を入力と、前記第１の情報と前記第２の情報との比較と、を繰り返し、
    前記第１の情報と前記第２の情報が一致している場合において、
    前記制御回路は、前記第３のセクタに第２のデータを入力し、前記第３のセクタは、前記第２のデータを保持することを特徴とする半導体装置の駆動方法。
  10. 入力回路と、制御回路と、一回書き込みが可能なメモリとを有し、
    前記メモリは、複数のビットを有する第１乃至第３のセクタを有し
    前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、
    前記入力回路は、前記制御回路に第１の情報を入力し、前記制御回路は、前記第１の情報を保持し、
    前記制御回路は、前記第１のセクタが第１のデータを保持していないか判断し、かつ、前記第３のセクタが第２のデータを保持していないか判断し、
    前記第１のセクタが前記第１のデータを保持しており、かつ、前記第３のセクタが前記第２のデータを保持している場合において、
    前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、前記第２のセクタは、前記第１の情報を保持しない、
    前記第１のセクタが第１のデータを保持しておらず、かつ、前記第３のセクタが前記第２のデータを保持していない場合において、
    前記制御回路は、前記第１のセクタに前記第１のデータを入力し、前記第１のセクタは、前記第１のデータを保持し、
    前記制御回路は、前記第２のセクタに前記第２の情報を入力し、前記第２のセクタは、前記第２の情報を保持し、
    前記制御回路は、前記第１の情報と前記第２の情報を比較し、
    前記第１の情報と前記第２の情報が一致していない場合において、
    前記第１の情報と前記第２の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第２の情報を入力と、前記第１の情報と前記第２の情報との比較と、を繰り返し、
    前記第１の情報と前記第２の情報が一致している場合において、
    前記制御回路は、前記第３のセクタに第２のデータを入力し、前記第３のセクタは、前記第２のデータを保持することを特徴とする半導体装置の駆動方法。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記メモリはＯＴＰメモリ又はライトワンスメモリであることを特徴とする半導体装置の駆動方法。
  12. 請求項７乃至請求項１０のいずれか一において、
    前記情報を保持すると、前記セクタには、物理的変化が起きないことを特徴とする半導体装置の駆動方法。
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