JP2011076595A5 - - Google Patents

Claims (4)

1. 制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有し、
   前記第１のメモリは、複数のビットを有する第１のセクタを有し、
   前記第２のメモリは、複数のビットを有する第２のセクタを有し、
   前記第３のメモリは、複数のビットを有する第３のセクタを有し、
   前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続され、
   前記制御回路は、前記入力回路から第１の情報が入力される機能を有し、
   前記制御回路は、前記第１の情報を保持する機能を有し、
   前記制御回路は、前記第１のセクタに第１のデータが保持されていないか判断し、かつ、前記第３のセクタに第２のデータが保持されていないか判断する機能を有し、
   前記第１のセクタに前記第１のデータが保持されており、かつ、前記第３のセクタに前記第２のデータが保持されている場合において、
   前記制御回路から前記第２のセクタに前記第１の情報と等価な第２の情報が入力されず、
   前記第１のセクタに前記第１のデータが保持されておらず、かつ、前記第３のセクタに前記第２のデータが保持されていない場合において、
   前記制御回路から前記第１のセクタに前記第１のデータが入力され、
   前記第１のセクタに前記第１のデータが保持され、
   前記制御回路から前記第２のセクタに前記第２の情報が入力され、
   前記第２のセクタに前記第２の情報が保持され、
   前記制御回路によって、前記第１の情報と前記第２の情報とが比較され、
   前記第１の情報と前記第２の情報とが一致していない場合において、
   前記第１の情報と前記第２の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、が繰り返され、
   前記第１の情報と前記第２の情報とが一致している場合において、
   前記制御回路から前記第３のセクタに前記第２のデータが入力され、
   前記第３のセクタに前記第２のデータが保持されることを特徴とする半導体装置。
2. 制御回路と、入力回路と、一回書き込みが可能なメモリとを有し、
   前記メモリは、複数のビットを有する第１乃至第３のセクタを有し、
   前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続され、
   前記制御回路は、前記入力回路から第１の情報が入力される機能を有し、
   前記制御回路は、前記第１の情報を保持する機能を有し、
   前記制御回路は、前記第１のセクタに第１のデータが保持されていないか判断し、かつ、前記第３のセクタに第２のデータが保持されていないか判断する機能を有し、
   前記第１のセクタに前記第１のデータが保持されており、かつ、前記第３のセクタに前記第２のデータが保持されている場合において、
   前記制御回路から前記第２のセクタに前記第１の情報と等価な第２の情報が入力されず、
   前記第１のセクタに前記第１のデータが保持されておらず、かつ、前記第３のセクタに前記第２のデータが保持されていない場合において、
   前記制御回路から前記第１のセクタに前記第１のデータが入力され、
   前記第１のセクタに前記第１のデータが保持され、
   前記制御回路から前記第２のセクタに前記第２の情報が入力され、
   前記第２のセクタに前記第２の情報が保持され、
   前記制御回路によって、前記第１の情報と前記第２の情報とが比較され、
   前記第１の情報と前記第２の情報とが一致していない場合において、
   前記第１の情報と前記第２の情報とが一致するまで、前記制御回路により、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、が繰り返され、
   前記第１の情報と前記第２の情報とが一致している場合において、
   前記制御回路から前記第３のセクタに前記第２のデータが入力され、
   前記第３のセクタに前記第２のデータが保持されることを特徴とする半導体装置。
3. 制御回路と、入力回路と、一回書き込みが可能な第１乃至第３のメモリとを有し、
   前記第１のメモリは、複数のビットを有する第１のセクタを有し、
   前記第２のメモリは、複数のビットを有する第２のセクタを有し、
   前記第３のメモリは、複数のビットを有する第３のセクタを有し、
   前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、
   前記入力回路は、前記制御回路に第１の情報を入力する機能を有し、
   前記制御回路は、前記第１の情報を保持する機能を有し、
   前記制御回路は、前記第１のセクタが第１のデータを保持していないか判断し、かつ、前記第３のセクタが第２のデータを保持していないか判断する機能を有し、
   前記第１のセクタが前記第１のデータを保持しており、かつ、前記第３のセクタが前記第２のデータを保持している場合において、
   前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、
   前記第１のセクタが第１のデータを保持しておらず、かつ、前記第３のセクタが前記第２のデータを保持していない場合において、
   前記制御回路は、前記第１のセクタに前記第１のデータを入力し、
   前記第１のセクタは、前記第１のデータを保持し、
   前記第１のセクタが前記第１のデータを保持した後に、
   前記制御回路は、前記第２のセクタに前記第１の情報と等価な第２の情報を入力し、
   前記第２のセクタは、前記第２の情報を保持し、
   前記第２のセクタが前記第２の情報を保持した後に、
   前記制御回路は、前記第１の情報と前記第２の情報を比較し、
   前記第１の情報と前記第２の情報が一致していない場合において、
   前記第１の情報と前記第２の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、を繰り返し、
   前記第１の情報と前記第２の情報が一致している場合において、
   前記制御回路は、前記第３のセクタに前記第２のデータを入力し、
   前記第３のセクタは、前記第２のデータを保持することを特徴とする半導体装置の駆動方法。
4. 制御回路と、入力回路と、一回書き込みが可能なメモリとを有し、
   前記メモリは、複数のビットを有する第１乃至第３のセクタを有し
   前記第１のセクタと前記第２のセクタと前記第３のセクタとは、前記制御回路を介してそれぞれ電気的に接続されている半導体装置の駆動方法であって、
   前記入力回路は、前記制御回路に第１の情報を入力する機能を有し、
   前記制御回路は、前記第１の情報を保持する機能を有し、
   前記制御回路は、前記第１のセクタが第１のデータを保持していないか判断し、かつ、前記第３のセクタが第２のデータを保持していないか判断する機能を有し、
   前記第１のセクタが前記第１のデータを保持しており、かつ、前記第３のセクタが前記第２のデータを保持している場合において、
   前記制御回路は、前記第１の情報を前記第２のセクタに入力せず、
   前記第１のセクタが第１のデータを保持しておらず、かつ、前記第３のセクタが前記第２のデータを保持していない場合において、
   前記制御回路は、前記第１のセクタに前記第１のデータを入力し、
   前記第１のセクタは、前記第１のデータを保持し、
   前記第１のセクタが前記第１のデータを保持した後に、
   前記制御回路は、前記第２のセクタに前記第１の情報と等価な第２の情報を入力し、
   前記第２のセクタは、前記第２の情報を保持し、
   前記第２のセクタが前記第２の情報を保持した後に、
   前記制御回路は、前記第１の情報と前記第２の情報を比較し、
   前記第１の情報と前記第２の情報が一致していない場合において、
   前記第１の情報と前記第２の情報が一致するまで、前記制御回路による、前記第２のセクタへの前記第２の情報の入力と、前記第１の情報と前記第２の情報との比較と、を繰り返し、
   前記第１の情報と前記第２の情報が一致している場合において、
   前記制御回路は、前記第３のセクタに前記第２のデータを入力し、
   前記第３のセクタは、前記第２のデータを保持することを特徴とする半導体装置の駆動方法。