JP2016511491A5 - - Google Patents
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1つまたは複数の要素データ値を出力ベクトル内に配置するための方法であって、
複数の要素を含む垂直置換制御ベクトルを識別するステップであって、前記複数の要素のが、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、ステップと、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取るステップと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すステップであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、ステップと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別するステップと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置するステップと
を含む、方法。
複数の要素を含む垂直置換制御ベクトルを識別するステップであって、前記複数の要素のが、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、ステップと、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取るステップと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すステップであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、ステップと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別するステップと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置するステップと
を含む、方法。
命令に関連するデータを受け取るステップと、
前記受け取ったデータを複数の要素に分割するステップと、
前記複数の要素を前記垂直置換制御ベクトル内に配置するステップと
をさらに含む、請求項1に記載の方法。
前記受け取ったデータを複数の要素に分割するステップと、
前記複数の要素を前記垂直置換制御ベクトル内に配置するステップと
をさらに含む、請求項1に記載の方法。
前記複数の要素データ値を取り出すステップが、前記垂直置換制御ベクトル内の読み取ったメモリアドレスを間接的アドレスとして使用して、それぞれの要素データ値を取り出すステップを含む、請求項1に記載の方法。
前記複数の要素データ値の前記少なくとも一部を前記出力ベクトル内に配置するステップが、クロスバーを使用して、前記複数の要素データ値の前記少なくとも一部を前記出力ベクトル内に配置するステップを含む、請求項1に記載の方法。
前記垂直置換制御ベクトルを識別するステップが、ベクトルレジスタファイル内のベクトルレジスタを識別するステップを含む、請求項1に記載の方法。
前記水平置換制御ベクトルを識別するステップが、ベクトルレジスタファイル内のベクトルレジスタを識別するステップを含む、請求項1に記載の方法。
データ構造を参照するスカラ値を受け取るステップをさらに含み、前記垂直置換制御ベクトルを識別するステップが、前記スカラ値を使用して、前記データ構造内の前記垂直置換制御ベクトルを識別するステップを含む、請求項1に記載の方法。
データ構造を参照するスカラ値を受け取るステップをさらに含み、前記水平置換制御ベクトルを識別するステップが、前記スカラ値を使用して、前記データ構造内の前記水平置換制御ベクトルを識別するステップを含む、請求項1に記載の方法。
前記複数の要素データ値を一時ベクトル内に配置するステップをさらに含み、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置するステップが、前記水平置換制御ベクトルを使用して前記一時ベクトルを置換するステップを含む、請求項1に記載の方法。
プロセッサであって、
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素が、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を行うように構成されるプロセッサ
を備える、装置。
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素が、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を行うように構成されるプロセッサ
を備える、装置。
前記プロセッサが、ベクトルレジスタファイル内のベクトルレジスタを識別するようにさらに構成され、前記識別されたベクトルレジスタが前記垂直置換制御ベクトルである、請求項10に記載の装置。
前記プロセッサが、ベクトルレジスタファイル内のベクトルレジスタを識別するようにさらに構成され、前記識別されたベクトルレジスタが前記水平置換制御ベクトルである、請求項10に記載の装置。
前記プロセッサが、データ構造を参照するスカラ値を受け取るようにさらに構成され、前記垂直置換制御ベクトルが前記データ構造内に格納される、請求項10に記載の装置。
前記プロセッサが、データ構造を参照するスカラ値を受け取るようにさらに構成され、前記水平置換制御ベクトルが、前記データ構造内に格納される、請求項10に記載の装置。
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を行うように構成されるプロセッサ
を含む動作を実施するためのコンピュータ実行可能命令をその上に格納したコンピュータ可読記録媒体。
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を行うように構成されるプロセッサ
を含む動作を実施するためのコンピュータ実行可能命令をその上に格納したコンピュータ可読記録媒体。
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素が、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を含む動作を実施するためのコンピュータ実行可能命令を格納する、コンピュータ可読記録媒体。
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取ることと、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すことであって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、取り出すことと、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置することと
を含む動作を実施するためのコンピュータ実行可能命令を格納する、コンピュータ可読記録媒体。
1つまたは複数の要素データ値を出力ベクトル内に配置するための装置であって、
複数の要素を含む垂直置換制御ベクトルを識別するための手段であって、前記複数の要素が、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、手段と、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取るための手段と、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すための手段であって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、前記垂直置換制御ベクトル内の前記レジスタアドレスの位置によって示される前記ベクトルレジスタ内の位置の前記レジスタアドレスによって示される前記ベクトルレジスタから要素データ値を取り出される、手段と、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別するための手段と、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置するための手段と
を備える、装置。
複数の要素を含む垂直置換制御ベクトルを識別するための手段であって、前記複数の要素が、複数のベクトルレジスタのうちのベクトルレジスタをそれぞれ示す、対応する複数のレジスタアドレスを含む、手段と、
前記垂直置換制御ベクトルの前記複数の要素から前記複数のレジスタアドレスを読み取るための手段と、
前記対応する複数のレジスタアドレスに基づく前記複数の要素について、前記複数のベクトルレジスタから複数の要素データ値を取り出すための手段であって、前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタから取り出される、前記垂直置換制御ベクトル内の前記レジスタアドレスの位置によって示される前記ベクトルレジスタ内の位置の前記レジスタアドレスによって示される前記ベクトルレジスタから要素データ値を取り出される、手段と、
出力ベクトルに対応するアドレスのセットを含む水平置換制御ベクトルを識別するための手段と、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記複数の要素データ値の少なくとも一部を前記出力ベクトル内に配置するための手段と
を備える、装置。
要素データ値を出力ベクトル内に書き込むための方法であって、
複数の要素データ値を含む入力ベクトルを読み取るステップと、
アドレスのセットを含む水平置換制御ベクトルを識別するステップと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成するステップと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置するステップと、
複数の要素を含む垂直置換制御ベクトルを識別するステップであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、ステップと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置するステップと
を含み、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、
む、方法。
複数の要素データ値を含む入力ベクトルを読み取るステップと、
アドレスのセットを含む水平置換制御ベクトルを識別するステップと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成するステップと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置するステップと、
複数の要素を含む垂直置換制御ベクトルを識別するステップであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、ステップと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置するステップと
を含み、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、
む、方法。
前記水平置換制御ベクトルを識別するステップが、ベクトルレジスタファイル内のベクトルレジスタを識別するステップを含む、請求項17に記載の方法。
前記垂直置換制御ベクトルを識別するステップが、ベクトルレジスタファイル内のベクトルレジスタを識別するステップを含む、請求項17に記載の方法。
データ構造を参照するスカラ値を受け取るステップをさらに含み、前記水平置換制御ベクトルを識別するステップが、前記スカラ値を使用して、前記データ構造内の前記水平置換制御ベクトルを識別するステップを含む、請求項17に記載の方法。
データ構造を参照するスカラ値を受け取るステップをさらに含み、前記垂直置換制御ベクトルを識別するステップが、前記スカラ値を使用して、前記データ構造内の前記垂直置換制御ベクトルを識別するステップを含む、請求項17に記載の方法。
プロセッサであって、
複数の要素データ値を含む入力ベクトルを読み取ることと、
アドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成することと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置することと、
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置することと
を行うように構成されるプロセッサ
を備え、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、装置。
複数の要素データ値を含む入力ベクトルを読み取ることと、
アドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成することと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置することと、
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置することと
を行うように構成されるプロセッサ
を備え、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、装置。
複数の要素データ値を含む入力ベクトルを読み取ることと、
アドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成することと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置することと、
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置することと
を含み、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、
動作を実施するためのコンピュータ実行可能命令を格納する、コンピュータ可読記録媒体。
アドレスのセットを含む水平置換制御ベクトルを識別することと、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成することと、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置することと、
複数の要素を含む垂直置換制御ベクトルを識別することであって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、識別することと、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置することと
を含み、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、
動作を実施するためのコンピュータ実行可能命令を格納する、コンピュータ可読記録媒体。
要素データ値を出力ベクトル内に書き込むための装置であって、
複数の要素データ値を含む入力ベクトルを読み取るための手段と、
アドレスのセットを含む水平置換制御ベクトルを識別するための手段と、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成するための手段と、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置するための手段と、
複数の要素を含む垂直置換制御ベクトルを識別するための手段であって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、手段と、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置するための手段と
を備え、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、装置。
複数の要素データ値を含む入力ベクトルを読み取るための手段と、
アドレスのセットを含む水平置換制御ベクトルを識別するための手段と、
前記水平置換制御ベクトル内の前記アドレスのセットに基づいて、前記入力ベクトル内の前記複数の要素データ値のうちの少なくとも一部を再構成するための手段と、
前記複数の要素データ値のうちの前記再構成された少なくとも一部を一時ベクトル内に配置するための手段と、
複数の要素を含む垂直置換制御ベクトルを識別するための手段であって、前記複数の要素のうちの各要素が、複数のベクトルレジスタのうちのベクトルレジスタを示すレジスタアドレスを含む、手段と、
前記垂直置換制御ベクトル内の前記レジスタアドレスに基づいて、前記一時ベクトル内の前記複数の要素データ値を前記複数のベクトルレジスタのうちの複数内に配置するための手段と
を備え、
前記複数の要素データ値の各要素データ値は、前記垂直置換制御ベクトル内の対応するレジスタアドレスの位置と一対一対応を有する前記ベクトルレジスタ内の位置において、前記対応するレジスタアドレスによって示される前記複数のベクトルレジスタのうちのベクトルレジスタに配置される、装置。
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WO2018182445A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Method and apparatus for converting scatter control elements to gather control elements used to sort vector data elements |
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Family Cites Families (21)
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US7197625B1 (en) | 1997-10-09 | 2007-03-27 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
US5933650A (en) | 1997-10-09 | 1999-08-03 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
US6233671B1 (en) * | 1998-03-31 | 2001-05-15 | Intel Corporation | Staggering execution of an instruction by dividing a full-width macro instruction into at least two partial-width micro instructions |
US5996057A (en) * | 1998-04-17 | 1999-11-30 | Apple | Data processing system and method of permutation with replication within a vector register file |
US6446198B1 (en) * | 1999-09-30 | 2002-09-03 | Apple Computer, Inc. | Vectorized table lookup |
US6665790B1 (en) * | 2000-02-29 | 2003-12-16 | International Business Machines Corporation | Vector register file with arbitrary vector addressing |
US7739319B2 (en) | 2001-10-29 | 2010-06-15 | Intel Corporation | Method and apparatus for parallel table lookup using SIMD instructions |
JP3845711B2 (ja) | 2001-11-08 | 2006-11-15 | 独立行政法人 日本原子力研究開発機構 | ベクトル計算機上での間接アドレス参照を含む加算の高速処理方法、プログラム及びそれを用いたベクトル計算機 |
US20030167460A1 (en) | 2002-02-26 | 2003-09-04 | Desai Vipul Anil | Processor instruction set simulation power estimation method |
WO2006033056A2 (en) | 2004-09-21 | 2006-03-30 | Koninklijke Philips Electronics N.V. | Micro processor device and method for shuffle operations |
US8161271B2 (en) | 2007-07-11 | 2012-04-17 | International Business Machines Corporation | Store misaligned vector with permute |
US8140932B2 (en) | 2007-11-26 | 2012-03-20 | Motorola Mobility, Inc. | Data interleaving circuit and method for vectorized turbo decoder |
GB2456775B (en) | 2008-01-22 | 2012-10-31 | Advanced Risc Mach Ltd | Apparatus and method for performing permutation operations on data |
US9513905B2 (en) | 2008-03-28 | 2016-12-06 | Intel Corporation | Vector instructions to enable efficient synchronization and parallel reduction operations |
JP5633122B2 (ja) | 2009-06-16 | 2014-12-03 | 富士通セミコンダクター株式会社 | プロセッサ及び情報処理システム |
US20120047344A1 (en) | 2010-08-17 | 2012-02-23 | Sheaffer Gad S | Methods and apparatuses for re-ordering data |
US20120060016A1 (en) | 2010-09-07 | 2012-03-08 | International Business Machines Corporation | Vector Loads from Scattered Memory Locations |
US20120260062A1 (en) | 2011-04-07 | 2012-10-11 | International Business Machines Corporation | System and method for providing dynamic addressability of data elements in a register file with subword parallelism |
WO2013095672A1 (en) | 2011-12-23 | 2013-06-27 | Intel Corporation | Multi-register gather instruction |
US10055225B2 (en) * | 2011-12-23 | 2018-08-21 | Intel Corporation | Multi-register scatter instruction |
US9348601B2 (en) * | 2012-12-26 | 2016-05-24 | Intel Corporation | Coalescing adjacent gather/scatter operations |
-
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