JP2015509640A5

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Publication number: JP2015509640A5
Application number: JP2014560980A
Authority: JP
Filing date: 2013-03-01
Publication date: 2016-03-10
Anticipated expiration: 2033-03-01

Claims

第１のメモリセルと、
前記第１のメモリセルにアクセスするように構成された第１のアクセスラインと、
第２のメモリセルと、
前記第２のメモリセルにアクセスするように構成された第２のアクセスラインと、
データを前記第１のメモリセルの第１のメモリ部分に記憶させ、さらなるデータを前記第２のメモリセルの第１の部分に格納させ、前記さらなるデータに関連付けられた誤り訂正符号の少なくとも一部を前記第２のメモリセルの第２のメモリ部分に格納させ、前記データと関連付けられた誤り訂正符号の第１の部分を前記第１のメモリセルの第２のメモリ部分に記憶させ、かつ前記データに関連付けられた前記誤り訂正符号の第２の部分を前記第２のメモリセルの第３のメモリ部分に記憶させるために用いられ、前記第２のデータに関連付けられた前記誤り訂正符号の前記少なくとも一部を、前記第２のメモリセルの前記第３のメモリ部分内の前記データに関連付けられた前記誤り訂正符号の前記第２の部分の格納と同時に、前記第２のメモリセルの前記第２のメモリ部分に格納させるコントローラと、
を備える、装置。
前記第１のアクセスラインが、前記第２のアクセスラインのすぐ隣に位置する、請求項１に記載の装置。
前記第１のメモリセルが前記装置のデバイスの第１のレベル上に位置し、前記第２のメモリセルが前記装置の前記デバイスの第２のレベル上に位置する、請求項１に記載の装置。
前記コントローラが、前記誤り訂正符号の前記第１および第２の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第１のデバイス上に位置し、前記第１および第２のメモリセルが前記装置の第２のデバイス上に位置する、請求項１に記載の装置。
前記第１のデバイスがメモリコントローラを含み、前記第２のデバイスがメモリデバイスを含む、請求項４に記載の装置。
前記コントローラが、前記誤り訂正符号の前記第１および第２の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第１の半導体ダイ上に位置し、前記第１および第２のメモリセルが前記装置の第２の半導体ダイ上に位置する、請求項１に記載の装置。
前記第１のメモリ部分が前記第１のメモリセル中の第１の数のメモリセルを含み、前記第２のメモリ部分が前記第１のメモリセル中の第２の数のメモリセルを含み、前記第１および第２のメモリセルの数が不均等である、請求項１に記載の装置。
第１のメモリセルと、
前記第１のメモリセルにアクセスするように構成された第１のアクセスラインと、
第２のメモリセルと、
前記第２のメモリセルにアクセスするように構成された第２のアクセスラインと、
第１のデータを前記第１のメモリセルに記憶させ、第２のデータおよび第３のデータを前記第２のメモリセルの第１のメモリ部分に記憶させ、前記第２のデータと関連付けられた誤り訂正符号および前記第３のデータと関連付けられた誤り訂正符号の第１の部分を前記第２のメモリセルの第２のメモリ部分に記憶させ、かつ前記第１のデータと関連付けられた誤り訂正符号の一部分および前記第３のデータと関連付けられた前記誤り訂正符号の第２の部分を前記第２のメモリセルの第３のメモリ部分に記憶させるように構成されたコントローラと、
を備える、装置。
前記第１、第２、および第３のデータが、同じ数のビットを含む、請求項８に記載の装置。
前記第３のメモリ部分の中のメモリセルの数が、前記第２のメモリ部分の中のメモリセルの数未満である、請求項８に記載の装置。
前記第３のメモリ部分の中のメモリセルの数が、前記第２のメモリ部分の中のメモリセルの数の三分の一に等しい、請求項８に記載の装置。
前記第１、第２、および第３のメモリ部分が、前記装置の同じデバイスの中に含まれる、請求項８に記載の装置。
前記第１のメモリセルが、前記第２のメモリセルのすぐ隣に位置する、請求項８に記載の装置。
前記コントローラが、
前記第１のデータおよび第４のデータを前記第１のメモリセルの第１のメモリ部分に記憶させ、
前記第４のデータと関連付けられた誤り訂正符号の少なくとも一部分および前記第１のデータと関連付けられた前記誤り訂正符号の第１のさらなる部分を前記第１のメモリセルの第２のメモリ部分に記憶させ、かつ
前記第１のデータと関連付けられた前記誤り訂正符号の第２のさらなる部分を前記第１のメモリセルの第３のメモリ部分に記憶させるようにさらに構成される、請求項８に記載の装置。
前記コントローラが、第５のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第１のメモリセルの前記第３のメモリ部分に記憶させるようにさらに構成される、請求項１４に記載の装置。
前記第１のデータが第１のページの情報に含まれ、前記第２のデータ、前記第２のデータと関連付けられた前記誤り訂正符号、および前記第１のデータと関連付けられた前記誤り訂正符号の前記部分が、第２のページの情報に含まれる、請求項８に記載の装置。
前記第２のデータと関連付けられた前記ＥＣＣのサイズが、前記第３のデータと関連付けられた前記ＥＣＣのサイズとは異なる、請求項８に記載の装置。
第１のデータと関連付けられた誤り訂正符号を行列の層の数に基づいて生成するように構成された生成器と、
前記第１のデータおよび前記誤り訂正符号を含む情報を転送するように構成されたインターフェースと、
前記誤り訂正符号の第１の部分を前記インターフェースに転送するように構成されたユニットと、
前記誤り訂正符号の前記第１の部分が前記インターフェースに転送される間に前記誤り訂正符号の第２の部分を記憶するように構成された記憶ユニットと、
を備える、装置。
前記生成器が、第２のデータと関連付けられた誤り訂正符号を前記生成行列の層の前記数よりも少ない層に基づいて生成するようにさらに構成され、前記第１のデータおよび前記第２のデータが同じサイズを有する、請求項１８に記載の装置。
前記誤り訂正符号の前記第１の部分が、前記誤り訂正符号の前記第２の部分よりも大きいサイズを有する、請求項１８に記載の装置。
前記誤り訂正符号の前記第１の部分が、前記誤り訂正符号の前記第２の部分のサイズより３倍大きいサイズを有する、請求項１８に記載の装置。
前記生成器が、準巡回低密度パリティ検査符号器を備える、請求項１８に記載の装置。
準巡回低密度パリティ検査復号器をさらに備える、請求項１８に記載の装置。
前記第１のデータと関連付けられた前記誤り訂正符号全体を記憶するさらなる記憶ユニットを備える、請求項１８に記載の装置。
前記さらなる記憶ユニットがキャッシュメモリを含む、請求項２４に記載の装置。
第１のデータを第１のアクセスラインと関連付けられた第１のメモリセルに記憶することと、
第２のデータを第２のアクセスラインと関連付けられた第２のメモリセルの第１のメモリ部分に記憶することと、
前記第２のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの第２のメモリ部分に記憶することと、
前記第３のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの前記第２のメモリ部分に記憶することと、
前記第３のデータと関連付けられた前記誤り訂正符号のさらなる部分を前記第２のメモリセルの第３のメモリ部分に記憶することと、
前記第１のデータと関連付けられた誤り訂正符号の一部分を前記第２のメモリセルの前記第３のメモリ部分に記憶することと、
を含み、
前記第２のデータと関連付けられた前記誤り訂正符号の前記少なくとも一部分が、前記第２のメモリセルの前記第３のメモリ部分に記憶された前記第１のデータと関連付けられた前記誤り訂正符号の前記一部分と同時に、前記第２のメモリセルの前記第２のメモリ部分に記憶される、方法。
第１のデータを第１のアクセスラインと関連付けられた第１のメモリセルに記憶することと、
第２のデータを第２のアクセスラインと関連付けられた第２のメモリセルの第１のメモリ部分に記憶することと、
前記第２のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの第２のメモリ部分に記憶することと、
前記第３のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの前記第２のメモリ部分に記憶することと、
前記第３のデータと関連付けられた前記誤り訂正符号のさらなる部分を前記第２のメモリセルの第３のメモリ部分に記憶することと、
前記第１のデータと関連付けられた誤り訂正符号の一部分を前記第２のメモリセルの前記第３のメモリ部分に記憶することと、
を含み、
前記第３のデータと関連付けられた前記誤り訂正符号の前記さらなる部分が前記第２のメモリセルの前記第３のメモリ部分に記憶される前に、前記第１のデータと関連付けられた前記誤り訂正符号の前記一部分が前記第２のメモリセルの前記第３のメモリ部分に記憶される、方法。
第１のデータと関連付けられた誤り訂正符号を第１のデバイスで生成することと、
前記第１のデータと関連付けられた前記誤り訂正符号の第１の部分を第２のデバイスに転送することと、
前記第１のデータと関連付けられた前記誤り訂正符号の第２の部分を前記第１のデバイスの記憶ユニットに記憶することと、
第２のデータと関連付けられた誤り訂正符号を生成することと、
前記第１のデータと関連付けられた前記誤り訂正符号の前記第２の部分および前記第２のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第２のデバイスに転送することと、
を含む、方法。
前記第３のデータと関連付けられた誤り訂正符号を生成することと、
前記第３のデータと関連付けられた前記誤り訂正符号の第１の部分を前記第２のデバイスに転送することと、
前記第３のデータと関連付けられた前記誤り訂正符号の第２の部分を前記記憶ユニットに記憶することと、
をさらに含む、請求項２８に記載の方法。
第４のデータと関連付けられた誤り訂正符号を生成することと、
前記第３のデータと関連付けられた前記誤り訂正符号の前記第２の部分および前記第４のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第２のデバイスに転送することと、
をさらに含む、請求項２９に記載の方法。
前記第１のデータと関連付けられた前記誤り訂正符号を生成することが、前記誤り訂正符号を生成行列の全ての層に基づいて生成することを含む、請求項２８に記載の方法。
前記第２のデータと関連付けられた前記誤り訂正符号を生成することが、前記第２のデータと関連付けられた前記誤り訂正符号を前記生成行列の全ての層よりも少ない層に基づいて生成することを含む、請求項３１に記載の方法。
前記第１のデバイスがコントローラであり、前記第２のデバイスがメモリアレイである、請求項２８に記載の方法。
前記コントローラおよびメモリアレイが同じ半導体ダイ上にある、請求項３３に記載の方法。
前記コントローラが第１の半導体ダイ上にあり、およびメモリアレイが第２の半導体ダイ上にある、請求項３３に記載の方法。
第１のデータと関連付けられた前記誤り訂正符号を生成する前に、前記第２のデバイスから記憶されたデータを取り出すことであって、前記第１のデータが前記記憶されたデータを含む、取り出すことをさらに含む、請求項３１に記載の方法。
第１のメモリセルから情報を取り出すことと、
前記データと関連する誤り訂正符号の第１の部分を用いて前記情報からデータを生成することであって、前記データと関連付けられた誤り訂正符号の前記第１の部分が前記情報に含まれる、生成することと、
前記データが前記データと関連付けられた誤り訂正符号の前記第１の部分を用いて前記情報からうまく生成されなかった場合、前記データと関連付けられた前記誤り訂正符号の第２の部分を第２のメモリセルから取り出すことと、
前記データと関連付けられた誤り訂正符号の前記第１の部分および前記データと関連付けられた誤り訂正符号の前記第２の部分を用いてデータを生成することと、
を含む、方法。
前記データと関連付けられた前記誤り訂正符号の前記第１の部分および前記データと関連付けられた前記誤り訂正符号の前記第２の部分が、不均等なサイズを有する、請求項３７に記載の方法。
前記情報を取り出すことが、前記第１のメモリセルに連結された第１のアクセスラインにアクセスして前記情報を取り出すことを含み、前記データと関連付けられた前記誤り訂正符号の前記第２の部分を取り出すことが、前記第２のメモリセルに連結された第２のアクセスラインにアクセスして前記第２の誤り訂正符号を取り出すことを含む、請求項３７に記載の方法。
前記情報からデータを生成することが、検査ユニットを用いて前記情報から前記データを生成することを含む、請求項３９に記載の方法。
前記データと関連付けられた誤り訂正符号の前記第１の部分および前記データと関連付けられた誤り訂正符号の前記第２の部分を用いてデータを生成することが、前記検査ユニットを用いて、前記データと関連付けられた誤り訂正符号の前記第１の部分および前記データと関連付けられた誤り訂正符号の前記第２の部分を用いて前記データを生成することを含む、請求項４０に記載の方法。