JP2012118979A5 - - Google Patents

Claims (19)

1. メモリからデータを検索するためのシステムであって、
   メモリと通信するデコーダであって、
   前記メモリにおけるページ上に記憶されたコードワードを受信することであって、前記コードワードが、データおよび前記データに応じて発生された第１の層のチェック・シンボルを含む、前記受信することと、
   前記コードワードが、前記第１の層のチェック・シンボルを用いて訂正することができないエラーを含むと判定することと、
   前記判定に応じて、
   第２の層のチェック・シンボルを受信することであって、前記第２の層のチェック・シンボルが、前記データに応じて、更に前記コードワードを含む前記ページよりも前に書き込まれた前記メモリにおける他のページの内容に応じて発生される、前記受信することと、
   前記第２の層のチェック・シンボルに応じて前記コードワードを訂正することと、
   前記訂正したコードワードを出力することと
   を含む方法を実行するための前記デコーダ
   を備えている、前記システム。
2. 前記コードワードを訂正することが更に統計的エラー・モデルに応じて行われる、請求項１に記載のシステム。
3. 前記統計的エラー・モデルが前記判定に応じて変更される、請求項２に記載のシステム。
4. 前記コードワードを訂正することが更に各セルごとの集合エラー重みベクトルに応じて行われ、前記ベクトルが、前記セルについてのビット・ライン・ディスターバンス・エラー重みベクトル、前記セルについての浮動ゲート結合エラー重みベクトル、および前記セルについての多数のページ・プログラムから導出されたエラー重みベクトルの少なくとも１つから計算される、請求項１に記載のシステム。
5. 前記セルについて前記エラー重みベクトルを計算することが更に、前記メモリ・セルの指定された近隣領域内のメモリ・セルの内容に応じて行われる、請求項４に記載のシステム。
6. 前記統計的エラー・モデルが、前記コードワードおよび前記第２の層のチェック・シンボルを用いて前記コードワードを訂正するためにメッセージ伝達アルゴリズムによって用いられる、請求項２に記載のシステム。
7. 前記メモリがマルチ・レベル・セル（ＭＬＣ）ＮＡＮＤフラッシュ・メモリであり、前記コードワードの前記訂正が更に、２次元データ・パターンに対応したエラー重みを含むルックアップ・テーブル・セットに応じて行われる、請求項１に記載のシステム。
8. 前記方法が、
   前記コードワードが、前記第１の層のチェック・シンボルを用いて訂正することができないエラーを含まないと判定し、これに応じて、前記コードワードおよび前記第１の層のチェック・シンボルに応じて前記コードワードを訂正すること
   を更に含む、請求項１に記載のシステム。
9. 前記第２の層のチェック・シンボルの少なくとも１つのサブセットが第２のメモリに記憶されている、請求項１に記載のシステム。
10. メモリからデータを検索するための、コンピュータにより実施される方法であって、コンピュータが、
    前記メモリにおけるページ上に記憶されたコードワードを受信するステップであって、前記コードワードが、データおよび前記データに応じて発生された第１の層のチェック・シンボルを含む、前記受信するステップと、
    前記コードワードが、前記第１の層のチェック・シンボルを用いて訂正することができないエラーを含むと判定するステップと、
    前記判定に応じて、
    第２の層のチェック・シンボルを受信するステップであって、前記第２の層のチェック・シンボルが、前記データに応じて、更に前記コードワードを含む前記ページよりも前に書き込まれた前記メモリにおける他のページの内容に応じて発生される、当該受信するステップと、
    前記第２の層のチェック・シンボルに応じて前記コードワードを訂正するステップと、
    前記訂正したコードワードを出力するステップと
    を実行することを含む、前記方法。
11. 前記メモリがマルチ・レベル・セル（ＭＬＣ）ＮＡＮＤフラッシュ・メモリであり、前記コードワードの前記訂正が更に、２次元データ・パターンに対応したエラー重みを含むルックアップ・テーブル・セットに応じて行われる、請求項１０に記載の方法。
12. 前記コンピュータが、
    前記コードワードが前記第１の層のチェック・シンボルを用いて訂正することができないエラーを含まないと判定し、これに応じて、前記コードワードおよび前記第１の層のチェック・シンボルに応じて前記コードワードを訂正するステップを実行することをさらに含む、請求項１０に記載の方法。
13. メモリからデータを検索するためのコンピュータ・プログラムであって、コンピュータに、請求項１０〜１２のいずれか一項に記載の方法の各ステップを実行させる前記コンピュータ・プログラム。
14. システムであって、
    メモリおよびエラー訂正キャッシュと通信するエンコーダであって、
    データおよび前記メモリにおけるページの書き込みアドレスを受信することであって、前記メモリが前記ページおよび以前に書き込んだページを含む、当該受信することと、
    データに応じて第１の層のチェック・シンボルを発生することと、
    前記データおよび前記以前に書き込んだページの少なくとも１つの内容に応じて第２の層のチェック・シンボルを発生することと、
    前記第１の層のチェック・シンボルおよび前記データをコードワードとして前記ページに記憶することと、
    前記データおよび前記第２の層のチェック・シンボルを前記エラー訂正キャッシュに記憶することと
    を含む方法を実行するための前記エンコーダを備えている、前記システム。
15. 前記メモリおよび前記エラー訂正キャッシュと通信するデコーダであって、
    前記コードワードおよび前記第２の層のチェック・シンボルを受信することと、
    前記コードワードが、前記第１の層のチェック・シンボルを用いて訂正することができないエラーを含むと判定することと、
    前記第２の層のチェック・シンボルに応じて前記コードワードを訂正することと
    を含む方法を実行するための前記デコーダを更に備えている、請求項１４に記載のシステム。
16. 前記第２の層のチェック・シンボルを発生させることが更に低密度パリティ・チェック（ＬＤＰＣ）・コードに応じて行われる、請求項１４に記載のシステム。
17. 前記第２の層のチェック・シンボルを発生させることが、プログラム可能な数の以前に書き込んだページの内容に応じて行われる、請求項１４に記載のシステム。
18. 前記メモリがＮＡＮＤフラッシュ・メモリであり、前記第２の層のチェック・シンボルを発生させることが、現在書き込んでいるページと同じブロック内のプログラム可能な数の以前に書き込んだページに応じて行われ、これらの以前に書き込んだページからのデータが前記エラー訂正キャッシュに記憶されている、請求項１４に記載のシステム。
19. 以前に書き込んだページの使用数が、前記メモリ・ブロックをプログラムした回数、前記メモリ・ブロックのシンボル・エラー・レート、および前記メモリの統計的エラー・モデルの少なくとも１つに応じて変更される、請求項１４に記載のシステム。