JP2015509640A - 誤り訂正符号の編成を含む装置および方法 - Google Patents
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Abstract
Description
本出願は、2012年3月6日に出願された米国出願第13/413,363号の恩典を主張するものであり、それはその全体が参照により本明細書に組み込まれる。
Claims (45)
- 第1のメモリセルと、
前記第1のメモリセルにアクセスするように構成された第1のアクセスラインと、
第2のメモリセルと、
前記第2のメモリセルにアクセスするように構成された第2のアクセスラインと、
データを前記第1のメモリセルの第1のメモリ部分に記憶させ、前記データと関連付けられた誤り訂正符号の第1の部分を前記第1のメモリセルの第2のメモリ部分に記憶させ、かつ前記誤り訂正符号の第2の部分を前記第2のメモリセルに記憶させるために用いられるコントローラと、
を備える、装置。 - 前記コントローラが、さらなるデータを前記第2のメモリセルの第1のメモリ部分に記憶させ、かつ前記誤り訂正符号の前記第2の部分を前記第2のメモリセルの第3のメモリ部分に記憶させるようにさらに構成される、請求項1に記載の装置。
- 前記コントローラが、前記さらなるデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第2のメモリセルの第2のメモリ部分に記憶させるようにさらに構成される、請求項2に記載の装置。
- 前記コントローラが、前記データと関連付けられた前記誤り訂正符号のさらなる部分を前記第1のメモリセルの第3のメモリ部分に記憶させるようにさらに構成される、請求項3に記載の装置。
- 前記第1のアクセスラインが、前記第2のアクセスラインのすぐ隣に位置する、請求項1に記載の装置。
- 前記第1のメモリセルが前記装置のデバイスの第1のレベル上に位置し、前記第2のメモリセルが前記装置の前記デバイスの第2のレベル上に位置する、請求項1に記載の装置。
- 前記コントローラが、前記誤り訂正符号の前記第1および第2の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第1のデバイス上に位置し、前記第1および第2のメモリセルが前記装置の第2のデバイス上に位置する、請求項1に記載の装置。
- 前記第1のデバイスがメモリコントローラを含み、前記第2のデバイスがメモリデバイスを含む、請求項7に記載の装置。
- 前記コントローラが、前記誤り訂正符号の前記第1および第2の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第1の半導体ダイ上に位置し、前記第1および第2のメモリセルが前記装置の第2の半導体ダイ上に位置する、請求項1に記載の装置。
- 前記第1のメモリ部分が前記第1のメモリセル中の第1の数のメモリセルを含み、前記第2のメモリ部分が前記第1のメモリセル中の第2の数のメモリセルを含み、前記第1および第2のメモリセルの数が不均等である、請求項1に記載の装置。
- 第1のメモリセルと、
前記第1のメモリセルにアクセスするように構成された第1のアクセスラインと、
第2のメモリセルと、
前記第2のメモリセルにアクセスするように構成された第2のアクセスラインと、
第1のデータを前記第1のメモリセルに記憶させ、第2のデータおよび第3のデータを前記第2のメモリセルの第1のメモリ部分に記憶させ、前記第2のデータと関連付けられた誤り訂正符号および前記第3のデータと関連付けられた誤り訂正符号の第1の部分を前記第2のメモリセルの第2のメモリ部分に記憶させ、かつ前記第1のデータと関連付けられた誤り訂正符号の一部分および前記第3のデータと関連付けられた前記誤り訂正符号の第2の部分を前記第2のメモリセルの第3のメモリ部分に記憶させるように構成されたコントローラと、
を備える、装置。 - 前記第1、第2、および第3のデータが、同じ数のビットを含む、請求項11に記載の装置。
- 前記第3のメモリ部分の中のメモリセルの数が、前記第2のメモリ部分の中のメモリセルの数未満である、請求項11に記載の装置。
- 前記第3のメモリ部分の中のメモリセルの数が、前記第2のメモリ部分の中のメモリセルの数の三分の一に等しい、請求項11に記載の装置。
- 前記第1、第2、および第3のメモリ部分が、前記装置の同じデバイスの中に含まれる、請求項11に記載の装置。
- 前記第1のメモリセルが、前記第2のメモリセルのすぐ隣に位置する、請求項11に記載の装置。
- 前記コントローラが、
前記第1のデータおよび第4のデータを前記第1のメモリセルの第1のメモリ部分に記憶させ、
前記第4のデータと関連付けられた誤り訂正符号の少なくとも一部分および前記第1のデータと関連付けられた前記誤り訂正符号の第1のさらなる部分を前記第1のメモリセルの第2のメモリ部分に記憶させ、かつ
前記第1のデータと関連付けられた前記誤り訂正符号の第2のさらなる部分を前記第1のメモリセルの第3のメモリ部分に記憶させるようにさらに構成される、請求項11に記載の装置。 - コントローラが、第5のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第1のメモリセルの前記第3のメモリ部分に記憶させるようにさらに構成される、請求項17に記載の装置。
- 前記第1のデータが第1のページの情報に含まれ、前記第2のデータ、前記第2のデータと関連付けられた前記誤り訂正符号、および前記第1のデータと関連付けられた前記誤り訂正符号の前記部分が、第2のページの情報に含まれる、請求項11に記載の装置。
- 前記第2のデータと関連付けられた前記ECCのサイズが、前記第3のデータと関連付けられた前記ECCのサイズとは異なる、請求項11に記載の装置。
- 第1のデータと関連付けられた誤り訂正符号を行列の層の数に基づいて生成するように構成された生成器と、
前記第1のデータおよび前記誤り訂正符号を含む情報を転送するように構成されたインターフェースと、
前記誤り訂正符号の第1の部分を前記インターフェースに転送するように構成されたユニットと、
前記誤り訂正符号の前記第1の部分が前記インターフェースに転送される間に前記誤り訂正符号の第2の部分を記憶するように構成された記憶ユニットと、
を備える、装置。 - 前記生成器が、第2のデータと関連付けられた誤り訂正符号を前記生成行列の層の前記数よりも少ない層に基づいて生成するようにさらに構成され、前記第1のデータおよび前記第2のデータが同じサイズを有する、請求項21に記載の装置。
- 前記誤り訂正符号の前記第1の部分が、前記誤り訂正符号の前記第2の部分よりも大きいサイズを有する、請求項21に記載の装置。
- 前記誤り訂正符号の前記第1の部分が、前記誤り訂正符号の前記第2の部分のサイズより3倍大きいサイズを有する、請求項21に記載の装置。
- 前記生成器が、準巡回低密度パリティ検査符号器を備える、請求項21に記載の装置。
- 準巡回低密度パリティ検査復号器をさらに備える、請求項21に記載の装置。
- 前記第1のデータと関連付けられた前記誤り訂正符号全体を記憶するさらなる記憶ユニットを備える、請求項21に記載の装置。
- 前記さらなる記憶ユニットがキャッシュメモリを含む、請求項27に記載の装置。
- 第1のデータを第1のアクセスラインと関連付けられた第1のメモリセルに記憶することと、
第2のデータを第2のアクセスラインと関連付けられた第2のメモリセルの第1のメモリ部分に記憶することと、
前記第2のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第2のメモリセルの第2のメモリ部分に記憶することと、
前記第3のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第2のメモリセルの前記第2のメモリ部分に記憶することと、
前記第3のデータと関連付けられた前記誤り訂正符号のさらなる部分を前記第2のメモリセルの第3のメモリ部分に記憶することと、
前記第1のデータと関連付けられた誤り訂正符号の一部分を前記第2のメモリセルの前記第3のメモリ部分に記憶することと、
を含む、方法。 - 前記第2のデータと関連付けられた前記誤り訂正符号の前記少なくとも一部分が、前記第2のメモリセルの前記第3のメモリ部分に記憶された前記第1のデータと関連付けられた前記誤り訂正符号の前記一部分と同時に、前記第2のメモリセルの前記第2のメモリ部分に記憶される、請求項29に記載の方法。
- 前記第3のデータと関連付けられた前記誤り訂正符号の前記さらなる部分が前記第2のメモリセルの前記第3のメモリ部分に記憶される前に、前記第1のデータと関連付けられた前記誤り訂正符号の前記一部分が前記第2のメモリセルの前記第3のメモリ部分に記憶される、請求項29に記載の方法。
- 第1のデータと関連付けられた誤り訂正符号を第1のデバイスで生成することと、
前記第1のデータと関連付けられた前記誤り訂正符号の第1の部分を第2のデバイスに転送することと、
前記第1のデータと関連付けられた前記誤り訂正符号の第2の部分を前記第1のデバイスの記憶ユニットに記憶することと、
第2のデータと関連付けられた誤り訂正符号を生成することと、
前記第1のデータと関連付けられた前記誤り訂正符号の前記第2の部分および前記第2のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第2のデバイスに転送することと、
を含む、方法。 - 前記第3のデータと関連付けられた誤り訂正符号を生成することと、
前記第3のデータと関連付けられた前記誤り訂正符号の第1の部分を前記第2のデバイスに転送することと、
前記第3のデータと関連付けられた前記誤り訂正符号の第2の部分を前記記憶ユニットに記憶することと、
をさらに含む、請求項32に記載の方法。 - 第4のデータと関連付けられた誤り訂正符号を生成することと、
前記第3のデータと関連付けられた前記誤り訂正符号の前記第2の部分および前記第4のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第2のデバイスに転送することと、
をさらに含む、請求項33に記載の方法。 - 前記第1のデータと関連付けられた前記誤り訂正符号を生成することが、前記誤り訂正符号を生成行列の全ての層に基づいて生成することを含む、請求項32に記載の方法。
- 前記第2のデータと関連付けられた前記誤り訂正符号を生成することが、前記第2のデータと関連付けられた前記誤り訂正符号を前記生成行列の全ての層よりも少ない層に基づいて生成することを含む、請求項35に記載の方法。
- 前記第1のデバイスがコントローラであり、前記第2のデバイスがメモリアレイである、請求項32に記載の方法。
- 前記コントローラおよびメモリアレイが同じ半導体ダイ上にある、請求項37に記載の方法。
- 前記コントローラおよびメモリアレイが異なる半導体ダイ上にある、請求項37に記載の方法。
- 第1のデータと関連付けられた前記誤り訂正符号を生成する前に、前記第2のメモリデバイスから記憶されたデータを取り出すことであって、前記第1のデータが前記記憶されたデータを含む、取り出すことをさらに含む、請求項35に記載の方法。
- 第1のメモリセルから情報を取り出すことと、
前記データと関連する誤り訂正符号の第1の部分を用いて前記情報からデータを生成することであって、前記データと関連付けられた誤り訂正符号の前記第1の部分が前記情報に含まれる、生成することと、
前記データが前記データと関連付けられた誤り訂正符号の前記第1の部分を用いて前記情報からうまく生成されなかった場合、前記データと関連付けられた前記誤り訂正符号の第2の部分を第2のメモリセルから取り出すことと、
前記データと関連付けられた誤り訂正符号の前記第1の部分および前記データと関連付けられた誤り訂正符号の前記第2の部分を用いてデータを生成することと、
を含む、方法。 - 前記データと関連付けられた前記誤り訂正符号の前記第1の部分および前記データと関連付けられた前記誤り訂正符号の前記第2の部分が、不均等なサイズを有する、請求項41に記載の方法。
- 前記情報を取り出すことが、前記第1のメモリセルに連結された第1のアクセスラインにアクセスして前記情報を取り出すことを含み、前記データと関連付けられた前記第2の誤り訂正符号を取り出すことが、前記第2のメモリセルに連結された第2のアクセスラインにアクセスして前記第2の誤り訂正符号を取り出すことを含む、請求項41に記載の方法。
- 前記情報からデータを生成することが、検査ユニットを用いて前記情報から前記データを生成することを含む、請求項43に記載の方法。
- 前記データと関連付けられた誤り訂正符号の前記第1の部分および前記データと関連付けられた誤り訂正符号の前記第2の部分を用いてデータを生成することが、前記検査ユニットを用いて、前記データと関連付けられた誤り訂正符号の前記第1の部分および前記データと関連付けられた誤り訂正符号の前記第2の部分を用いて前記データを生成することを含む、請求項44に記載の方法。
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---|---|---|---|---|
US8954825B2 (en) * | 2012-03-06 | 2015-02-10 | Micron Technology, Inc. | Apparatuses and methods including error correction code organization |
KR101979392B1 (ko) * | 2012-05-17 | 2019-05-16 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US10388400B2 (en) * | 2015-05-18 | 2019-08-20 | SK Hynix Inc. | Generalized product codes for flash storage |
CN106897023B (zh) * | 2015-12-18 | 2020-06-09 | 群联电子股份有限公司 | 数据读取方法、存储器控制电路单元及存储器储存装置 |
US9899104B2 (en) * | 2016-03-18 | 2018-02-20 | Silicon Motion Inc. | Raid decoding architecture with reduced bandwidth |
DE102016107285B4 (de) * | 2016-04-20 | 2019-04-25 | Infineon Technologies Ag | Verfahren zur verwendung einer speichervorrichtung, speichervorrichtung und speichervorrichtungsanordnung |
US10558525B2 (en) * | 2016-06-30 | 2020-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of correcting errors in a memory array and a system for implementing the same |
KR102479212B1 (ko) * | 2016-08-17 | 2022-12-20 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
JP2018152146A (ja) * | 2017-03-09 | 2018-09-27 | 東芝メモリ株式会社 | 半導体記憶装置及びデータ読み出し方法 |
US10269445B1 (en) * | 2017-10-22 | 2019-04-23 | Nanya Technology Corporation | Memory device and operating method thereof |
US10504587B2 (en) * | 2017-12-20 | 2019-12-10 | Intel Corporation | Method and system for compensating for floating gate-to-floating gate (fg-fg) interference in flash memory cell read operations |
TWI658463B (zh) * | 2018-08-23 | 2019-05-01 | 群聯電子股份有限公司 | 資料存取方法、記憶體控制電路單元與記憶體儲存裝置 |
US11190217B2 (en) | 2018-08-23 | 2021-11-30 | Phison Electronics Corp. | Data writing method, memory controlling circuit unit and memory storage device |
CN110874282B (zh) * | 2018-08-31 | 2023-03-21 | 群联电子股份有限公司 | 数据存取方法、存储器控制电路单元与存储器存储装置 |
US10795759B2 (en) | 2018-09-10 | 2020-10-06 | Micron Technology, Inc. | Apparatuses and methods for error correction coding and data bus inversion for semiconductor memories |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11283396A (ja) * | 1998-03-27 | 1999-10-15 | Sony Corp | メモリ装置 |
JP2000149592A (ja) * | 1998-11-11 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | 不良救済用メモリセル及びそれを用いた記憶装置 |
JP2008165805A (ja) * | 2007-01-03 | 2008-07-17 | Samsung Electronics Co Ltd | フラッシュメモリ装置のecc制御器及びそれを含むメモリシステム |
JP2009282923A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体記憶装置及び不揮発性メモリ |
JP2011128751A (ja) * | 2009-12-16 | 2011-06-30 | Clarion Co Ltd | データ記録装置およびデータ記録装置の制御方法 |
JP2012022422A (ja) * | 2010-07-13 | 2012-02-02 | Panasonic Corp | 半導体記録再生装置 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3179060B2 (ja) | 1997-06-19 | 2001-06-25 | 株式会社東芝 | 情報データ多重化伝送システムとその多重化装置及び分離装置 |
US7409623B2 (en) | 2004-11-04 | 2008-08-05 | Sigmatel, Inc. | System and method of reading non-volatile computer memory |
JP4530807B2 (ja) | 2004-11-05 | 2010-08-25 | シャープ株式会社 | データ伝送システム |
ITMI20050780A1 (it) | 2005-04-29 | 2006-10-30 | St Microelectronics Srl | Metodo di memorizzazione di un array di celle di memoria non-volatile con codice di correzione di errore e relativo dispositivo |
US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
US7644336B2 (en) | 2006-02-04 | 2010-01-05 | Hitachi Global Storage Technologies Netherlands, B.V. | Techniques for providing greater error protection to error-prone bits in codewords generated from irregular codes |
US20070300130A1 (en) | 2006-05-17 | 2007-12-27 | Sandisk Corporation | Method of Error Correction Coding for Multiple-Sector Pages in Flash Memory Devices |
JP4946249B2 (ja) * | 2006-08-07 | 2012-06-06 | 富士通セミコンダクター株式会社 | Eccのコード長が変更可能な半導体メモリ装置 |
US7904780B2 (en) | 2006-11-03 | 2011-03-08 | Sandisk Corporation | Methods of modulating error correction coding |
US7861139B2 (en) * | 2007-01-26 | 2010-12-28 | Micron Technology, Inc. | Programming management data for NAND memories |
JPWO2008093717A1 (ja) | 2007-01-31 | 2010-05-20 | パナソニック株式会社 | 無線通信装置およびパンクチャリング方法 |
WO2008139441A2 (en) * | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
US7747903B2 (en) * | 2007-07-09 | 2010-06-29 | Micron Technology, Inc. | Error correction for memory |
WO2009078006A2 (en) * | 2007-12-18 | 2009-06-25 | Densbits Technologies Ltd. | Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith |
EP2592553B1 (en) * | 2008-03-11 | 2015-11-18 | Agere Systems, Inc. | Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding |
US8255771B2 (en) | 2008-03-14 | 2012-08-28 | Micron Technology, Inc. | Memory device repair apparatus, systems, and methods |
US8493783B2 (en) * | 2008-03-18 | 2013-07-23 | Apple Inc. | Memory device readout using multiple sense times |
US8473815B2 (en) * | 2008-12-22 | 2013-06-25 | Industrial Technology Research Institute | Methods and systems of a flash memory controller and an error correction code (ECC) controller using variable-length segmented ECC data |
US20100235605A1 (en) | 2009-02-13 | 2010-09-16 | Nir Perry | Enhancement of storage life expectancy by bad block management |
US8166368B2 (en) * | 2009-02-24 | 2012-04-24 | International Business Machines Corporation | Writing a special symbol to a memory to indicate the absence of a data signal |
US8418021B2 (en) | 2009-03-27 | 2013-04-09 | Mediatek Inc. | Storage controller with encoding/decoding circuit programmable to support different ECC requirements and related method thereof |
KR101056876B1 (ko) * | 2009-06-30 | 2011-08-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치 |
JP5540969B2 (ja) | 2009-09-11 | 2014-07-02 | ソニー株式会社 | 不揮発性メモリ装置、メモリコントローラ、およびメモリシステム |
US8495465B1 (en) * | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
JP5789767B2 (ja) | 2009-11-25 | 2015-10-07 | パナソニックIpマネジメント株式会社 | 半導体記録装置及び半導体記録装置の制御方法 |
JP5039160B2 (ja) | 2010-03-02 | 2012-10-03 | 株式会社東芝 | 不揮発性半導体記憶システム |
KR20110105257A (ko) * | 2010-03-18 | 2011-09-26 | 삼성전자주식회사 | 적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법 |
JP2011198272A (ja) | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の制御方法 |
US8400827B2 (en) * | 2010-06-07 | 2013-03-19 | Micron Technology, Inc. | Non-volatile memory programming |
JP2012094132A (ja) | 2010-10-01 | 2012-05-17 | Siglead Inc | 不揮発性半導体メモリ装置とデータ誤り訂正方法 |
US8954825B2 (en) | 2012-03-06 | 2015-02-10 | Micron Technology, Inc. | Apparatuses and methods including error correction code organization |
-
2012
- 2012-03-06 US US13/413,363 patent/US8954825B2/en active Active
-
2013
- 2013-03-01 WO PCT/US2013/028644 patent/WO2013134066A1/en active Application Filing
- 2013-03-01 KR KR1020227017513A patent/KR20220075448A/ko not_active Application Discontinuation
- 2013-03-01 JP JP2014560980A patent/JP6195854B2/ja active Active
- 2013-03-01 CN CN201380023047.3A patent/CN104272396B/zh active Active
- 2013-03-01 KR KR1020147027762A patent/KR102230584B1/ko active IP Right Grant
- 2013-03-01 EP EP13757577.5A patent/EP2823487B1/en active Active
- 2013-03-01 KR KR1020217007840A patent/KR102403171B1/ko active IP Right Grant
- 2013-03-06 TW TW102107947A patent/TWI646419B/zh active
-
2015
- 2015-01-20 US US14/600,800 patent/US9336086B2/en active Active
-
2016
- 2016-05-06 US US15/148,321 patent/US9983928B2/en active Active
- 2016-08-17 JP JP2016159911A patent/JP6181257B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11283396A (ja) * | 1998-03-27 | 1999-10-15 | Sony Corp | メモリ装置 |
JP2000149592A (ja) * | 1998-11-11 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | 不良救済用メモリセル及びそれを用いた記憶装置 |
JP2008165805A (ja) * | 2007-01-03 | 2008-07-17 | Samsung Electronics Co Ltd | フラッシュメモリ装置のecc制御器及びそれを含むメモリシステム |
JP2009282923A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体記憶装置及び不揮発性メモリ |
JP2011128751A (ja) * | 2009-12-16 | 2011-06-30 | Clarion Co Ltd | データ記録装置およびデータ記録装置の制御方法 |
JP2012022422A (ja) * | 2010-07-13 | 2012-02-02 | Panasonic Corp | 半導体記録再生装置 |
Also Published As
Publication number | Publication date |
---|---|
US20150135037A1 (en) | 2015-05-14 |
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