KR20110105257A - 적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법 - Google Patents

적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법 Download PDF

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KR20110105257A
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Abstract

ECC 워드를 구성하는 비트 단위를 조절할 수 있는 적층 구조의 반도체 메모리 장치가 개시된다. 적층 구조의 반도체 메모리 장치는 ECC 워드(word)를 구성하는 비트 단위를 조절하고, 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정하는 에러 정정 제어회로를 포함한다. 따라서, 적층 구조의 반도체 메모리 장치는 에러 정정 효율이 높다.

Description

적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법{STACKED MEMORY DEVICE AND METHOD OF CORRECTING ERROR OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항 값이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다는 것이다.
이러한 저항성 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드 라인 사이에 연결된다. 저항성 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항성 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 자성체(magnetic material)로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
최근, 작은 칩 사이즈에 많은 용량을 집적하기 위해 반도체 기판 위에 3차원적으로 메모리 셀 어레이 층들을 적층하는 저항성 메모리 장치에 대한 연구가 진행되고 있다.
본 발명의 목적은 ECC 워드(word)를 구성하는 비트 단위를 유연하게 조절할 수 있는 랜덤 액세스 메모리향 적층 구조의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 ECC 워드(word)를 구성하는 비트 단위를 유연하게 조절할 수 있는 랜덤 액세스 메모리향 적층 구조의 반도체 메모리 장치의 에러 정정 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층 및 에러 정정 제어회로를 포함한다.
에러 정정 제어회로는 ECC 워드(word)를 구성하는 비트 단위를 조절하고, 조절된 비트 단위를 갖는ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정한다.
본 발명의 하나의 실시예에 의하면, 상기 에러 정정 제어회로는 독출(read) 동작 모드에서 상기 복수의 메모리 셀 어레이 층으로부터 제 1 패리티 비트가 포함된 제 1 ECC 데이터를 수신하여 입출력 회로에 제공하고, 기입(write) 동작 모드에서 상기 입출력 회로를 통해 수신된 데이터를 사용하여 제 2 패리티 비트를 발생하고 상기 제 2 패리티 비트가 포함된 제 2 ECC 데이터를 상기 복수의 메모리 셀 어레이 층에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각은 크로스 포인트(cross-point) 구조를 가지며, 하나의 비트라인과 하나의 워드라인이 교차하는 지점에 메모리 셀이 위치할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들에 포함된 단위 메모리 셀은 저항성 소자를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 에러 정정 제어회로는 상기 복수의 메모리 셀 어레이 층들 각각의 제조 수율에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 에러 정정 제어회로는 상기 적층 구조의 반도체 메모리 장치의 독출 레이턴시에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 적층 구조의 반도체 메모리 장치는 상기 ECC 워드(word)를 구성하는 비트 단위는 입출력 데이터 핀의 수를 양의 정수로 나눈 값에 대응하는 비트 수를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각으로부터 동일한 비트 수의 ECC 워드(word)가 출력될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 ECC 워드(word)를 구성하는 비트 단위는 상기 메모리 셀 어레이 층들 각각을 구성하는 메모리 블록에서 출력된 데이터를 결합하여 발생될 수 있다.
본 발명의 하나의 실시예에 의하면, 패리티 비트의 수가 최대값을 가질 때 에러 정정이 가능하도록 디코더와 데이터 경로를 구성할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러, 및 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 적층 구조의 반도체 메모리 장치를 포함할 수 있다. 적층 구조의 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층 및 에러 정정 제어회로를 포함한다. 에러 정정 제어회로는 ECC 워드(word)를 구성하는 비트 단위를 조절하고, 조절된 비트 단위를 갖는ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정한다.
본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치의 에러 정정 방법은 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계, 및 조절된 비트 단위를 갖는ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정하는 단계를 포함한다.
본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치는 ECC 워드(word)를 구성하는 비트 단위를 유연하게 조절할 수 있다. 또한, 적층 구조의 반도체 메모리 장치는 에러 정정 효율이 높으며 랜덤 액세스 메모리향 반도체 메모리 장치에 적합하다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 3은 도 2에 도시된 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 4는 패리티 비트의 수에 대응하는 해밍 코드들을 나타내는 표이다.
도 5는 데이터 비트의 수에 대응하는 패리티 비트의 수를 나타내는 표이다.
도 6은 입출력 데이터 구조가 512 비트를 가질 때 에러 정정을 수행하는 데이터 비트의 단위에 따른 패리티 비트의 수와 정정할 에러 비트의 수를 나타내는 표이다.
도 7은 메모리 셀 어레이 층들 각각으로부터 동일한 비트의 ECC 데이터를 출력하는 적층 구조의 반도체 메모리 장치의 메모리 셀 어레이 층들을 나타내는 투시도이다.
도 8은 메모리 셀 어레이 층들을 복수의 메모리 블록들로 나누고, 메모리 셀 어레이 층들 각각의 하나의 메모리 블록으로부터 출력된 데이터들을 결합하여 ECC 데이터를 구성하는 적층 구조의 반도체 메모리 장치를 나타내는 나타내는 투시도이다.
도 9는 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 에러 정정 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 1을 참조하면, 적층 구조의 반도체 메모리 장치(1000)는 입출력 회로(1100), 에러 정정 제어회로(1150), 제어 회로(1200), 로우 디코더(1400), 칼럼 디코더(1450) 및 적층 메모리 셀 어레이(1500)를 포함한다.
제어 회로(1200)는 어드레스 신호(ADD) 및 프로그램 정보에 기초하여 메모리 셀 어레이 층들의 프로그램 모드를 설정하고, 어드레스 신호(ADD)의 타이밍과 전압 레벨을 제어하여 로우 제어신호(CONX)와 칼럼 제어신호(CONY)를 발생시키고, 로우 제어신호(CONX) 및 칼럼 제어신호(CONY)에 기초하여 층 선택신호(SEL_LAYER)를 발생시킨다.
로우 디코더(1400)는 로우 제어신호(CONX) 및 층 선택신호(SEL_LAYER)를 디코딩하여 워드라인 구동신호(WL0~WLn)를 발생시키고, 워드라인 구동신호(WL0~WLn)를 적층 메모리 셀 어레이(1500)에 제공한다. 칼럼 디코더(1450)는 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)를 디코딩하여 칼럼 선택신호(SEL_CO)를 발생시키고, 칼럼 선택신호(SEL_CO)를 적층 메모리 셀 어레이(1500)에 제공한다. 입출력 회로(1100)는 센스 앰프 및 기입 구동회로를 포함하며, 기입 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 입력 데이터(DI)를 수신하여 에러 정정 제어회로(1150)에 제공하고, 에러 정정 제어회로(1150)의 출력신호를 증폭하여 출력 데이터(DO)를 발생시킨다. 에러 정정 제어회로(1150)는 독출(read) 동작 모드에서 적층 메모리 셀 어레이(1500)로부터 패리티 비트가 포함된 ECC데이터를 수신하여 입출력 회로(1100)에 제공한다. 또한, 에러 정정 제어회로(1150)는 기입(write) 동작 모드에서 입출력 회로(1100)를 통해 수신된 데이터를 사용하여 패리티 비트를 발생하고 패리티 비트가 포함된ECC데이터를 적층 메모리 셀 어레이(1500)에 제공한다.
적층 구조의 메모리 셀 어레이(1500)는 후술하는 바와 같이, 에러 정정 제어회로(1150)를 포함하여 ECC 데이터를 구성하는 비트 단위를 유연하게 조절할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치(1000)의 3차원 구조를 나타내는 투시도이다.
도 2를 참조하면, 반도체 메모리 장치(1000a)는 반도체 기판(1510), 및 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)을 포함한다.
반도체 기판(1510)은 디코더(decoder) 등의 기능 회로를 갖는다. 메모리 셀어레이 층들(1520, 1530, 1540, 1550)은 반도체 기판(1510) 위에 적층되고 수평 연결라인들 및 수직 연결라인들을 통해 반도체 기판(1510) 내에 형성된 디코더와 전기적으로 연결된다.
도 1에 도시된 반도체 메모리 장치(1000)의 적층 메모리 셀 어레이(1500)는 도 2의 메모리 셀 어레이 층들(1520, 1530, 1540, 1550)에 대응하고, 입출력 회로(1100), 에러 정정 제어회로(1150), 제어 회로(1200), 로우 디코더(1400) 및 칼럼 디코더(1450)는 반도체 기판(1510) 내에 형성될 수 있다.
도 3은 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000a)에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이 층(MCA)(1501)에는 비트라인들(BL0~BLm)과 워드라인들(WL0~WLn)이 배열되어 있다. 메모리 셀 어레이 층(MCA)은 크로스 포인트(cross-point) 구조를 가지며, 하나의 비트라인과 하나의 워드라인이 교차하는 지점에 메모리 셀이 위치한다. 도 3에 도시된 메모리 셀은 서로 직렬 연결된 하나의 저항성 소자와 하나의 다이오드를 포함할 수 있다.
도 4는 패리티(parity) 비트의 수에 대응하는 해밍(Hamming) 코드들을 나타내는 표이다.
메모리 시스템에서 흔히 사용되는 ECC(Error Correction Code)는 해밍 코드이다. 해밍 코드는 단일(single) 비트 에러 정정, 더블(double) 비트 에러 검출을 특징으로 하는 에러 정정 코드이다.
해밍 코드는 m > 2일 때, (2m - 1, 2m - m - 1)로 표현된다. 예를 들어, m=4이면, 해밍 코드는 (15, 11)이 된다. 해밍 코드 (12, 8)은 해밍 코드(15, 11)의 축약된 코드이다.
도 1에 도시된 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치는 에러 정정 제어회로(1150)를 포함하고 있으므로, 에러 정정 코드의 구조(scheme)를 용이하게 조절할 수 있다.
예를 들어, 도 4를 참조하면, 해밍 코드는 패리티 비트의 값이 6, 7, 8, 9,10으로 증가함에 따라, (63, 57), (127, 120), (255, 247), (511, 502), (1023, 1013)의 값을 갖는다. 8 비트 단위로 이루어지는 입출력 데이터 구조를 고려하면, 데이터 비트의 수에 대응하는 패리티 비트의 수는 도 5의 표와 같이 나타낼 수 있다.
64 비트의 데이터의 경우, 패리티 비트는 7 비트이고, 128 비트의 데이터의 경우, 패리티 비트는 8 비트이다. 256 비트의 데이터의 경우, 패리티 비트는 9 비트이고, 512 비트의 데이터의 경우, 패리티 비트는 10 비트이다.
도 6은 입출력 데이터 구조가 512 비트를 가질 때 에러 정정을 수행하는 데이터 비트의 단위에 따른 패리티 비트의 수와 정정할 수 있는 에러 비트의 수를 나타내는 표이다.
도 6을 참조하면, 에러 정정을 수행하는 데이터 비트의 단위가 512 비트이면 패리티 비트는 10비트이고, 데이터 비트의 단위가 256 비트이면 패리티 비트는 18 비트이다. 에러 정정을 수행하는 데이터 비트의 단위가 128 비트이면 패리티 비트는 32 비트이고, 데이터 비트의 단위가 64 비트이면 패리티 비트는 56비트이다.
따라서, 에러 정정을 수행하는 데이터 비트의 단위가 작을수록 에러 정정에 필요한 패리티 비트의 수와 정정할 수 있는 에러 비트의 수는 증가한다. 패리티 비트가 포함된 ECC 데이터의 비트 수, 즉 패리티 비트가 포함된 ECC 데이터의 사이즈에 따라 패리티 비트의 수는 변화된다. ECC 데이터의 사이즈가 감소함에 따라, 동일한 입출력 데이터 구조(또는 입출력 핀의 수)에 대해 패리티 비트의 수는 증가한다. 그러나 패리티 비트 수가 증가하는 오버해드(overhead)가 존재하지만, 에러 정정 효율이 증가하고 디코딩 시간이 줄어들고 독출 레이턴시(read latency)가 줄어드는 장점이 있다.
따라서, 랜덤 액세스 메모리향(RAM-purpose) 스택 메모리 장치에서는 에러 정정에 사용되는 ECC 데이터를 분할하여 ECC 시스템을 구현할 필요가 있다.
도 7은 메모리 셀 어레이 층들 각각으로부터 동일한 비트의 ECC 데이터를 출력하는 적층 구조의 반도체 메모리 장치의 메모리 셀 어레이 층들을 나타내는 투시도이다. 도 7에는 광폭 입출력(wide IO) 데이터의 구조를 정수 값으로 나누어 ECC 시스템을 구현하는 예가 나타나 있다.
도 7을 참조하면, 메모리 셀 어레이 층들(110, 120, 130, 140) 각각으로부터 128 비트의 데이터와 8 비트의 패리티가 포함된 136 비트의 ECC 데이터가 출력된다. 메모리 셀 어레이 층(140)은 제 1 136 비트 워드(word)를 출력하고, 메모리 셀 어레이 층(130)은 제 2 136 비트 워드(word)를 출력한다. 메모리 셀 어레이 층(120)은 제 3 136 비트 워드(word)를 출력하고, 메모리 셀 어레이 층(110)은 제 4 136 비트 워드(word)를 출력한다.
메모리 셀 어레이 층들(110, 120, 130, 140) 각각은 전체 512 비트의 데이터를 4로 나누어 128 비트의 단위로 에러 정정을 수행하며, 8 비트의 패리티 비트를 사용한다. 메모리 셀 어레이 층들(110, 120, 130, 140)로부터 출력되는 512 비트의 데이터를 모두 에러 정정하려면 32 비트(8비트 * 4)의 패리티 비트가 필요하다.
만일, 독출 레이턴시(read latency)에 대한 요구가 완화되면, 도 1에 도시된에러 정정 제어회로(1150)는 512 비트의 데이터를 2로 나누어 256 비트의 단위로 에러 정정을 수행하며, 9 비트의 패리티 비트를 사용한다. 따라서, 256 비트의 단위로 에러 정정을 수행하는 경우, 메모리 셀 어레이 층들(110, 120, 130, 140)로부터 출력되는 512 비트의 데이터를 모두 에러 정정하려면 18 비트(9비트 * 2)의 패리티 비트가 필요하다. 즉, 256 비트의 단위로 에러 정정을 수행하면 도 7에 도시된 바와 같은 128 비트의 단위로 에러 정정을 수행하는 경우에 비해 14 비트의 패리티 비트를 줄일 수 있다.
한편, 독출 레이턴시(read latency)에 대한 요구가 완화되어 도 6의 표에 있는 4 가지의 데이터 비트 단위가 모두 사용할 수 있을 때, 반도체 칩의 제조 수율(yield)에 따라 에러 정정을 수행할 데이터 비트 단위를 조절할 수 있다. 예를 들어, 제조 수율(yield)이 높은 경우 512 비트 단위로 에러 정정을 수행하고, 제조 수율(yield)이 낮은 경우 64 비트 단위로 에러 정정을 수행할 수 있다.
또한, 도 2에 도시된 바와 같은 적층 구조의 반도체 메모리 장치는 반도체 기판에 수직인 방향, 즉 z 축(z-axis) 방향으로 특정한 경향성을 가질 수 있다. 예를 들어, 반도체 기판에서 가장 멀리 위치한 메모리 셀 어레이 층은 적층 공정에 의한 스트레스(stress)를 가장 적게 받기 때문에 가장 높은 수율을 갖고, 반도체 기판에서 가장 가까이 위치한 메모리 셀 어레이 층은 반복되는 적층 공정에 의한 스트레스(stress)를 가장 많이 받기 때문에 가장 낮은 수율을 가질 수 있다. 이와 같이, 메모리 셀 어레이 층들은 결함이 발생할 확률이 다를 수 있다. 하나의 메모리 셀 어레이 층에 속한 메모리 블록들은 동일한 경향성을 보일 확률이 높다.
도 8은 메모리 셀 어레이 층들을 복수의 메모리 블록들로 나누고, 메모리 셀 어레이 층들 각각의 하나의 메모리 블록으로부터 출력된 데이터들을 결합하여 ECC 데이터를 구성하는 적층 구조의 반도체 메모리 장치(200)를 나타내는 투시도이다.
도 8을 참조하면, 적층 구조의 반도체 메모리 장치(200)는 메모리 셀 어레이 층들(210, 220, 230, 240), 에러 정정 제어회로(1150) 및 입출력 회로(1100)를 포함한다. 메모리 셀 어레이 층들(210, 220, 230, 240)은 각각 복수의 메모리 블록들을 포함한다. 적층 구조의 반도체 메모리 장치(200)는 메모리 셀 어레이 층들(210, 220, 230, 240) 각각의 메모리 블록으로부터 출력된 34 비트의 데이터를 결합하여 136 비트의 ECC 데이터를 발생한다. ECC 데이터는 128 비트의 데이터와 8 비트의 패리티를 포함한다.
메모리 셀 어레이 층(240)은 메모리 블록들(A11, A12, A13, A14)을 포함하고, 메모리 셀 어레이 층(230)은 메모리 블록들(A21, A22, A23, A24)을 포함한다. 메모리 셀 어레이 층(220)은 메모리 블록들(A31, A32, A33, A34)을 포함하고, 메모리 셀 어레이 층(210)은 메모리 블록들(A41, A42, A43, A44)을 포함한다.
메모리 셀 어레이 층(240)의 제 1 메모리 블록(A11), 메모리 셀 어레이 층(230)의 제 1 메모리 블록(A21), 메모리 셀 어레이 층(220)의 제 1 메모리 블록(A31), 및 메모리 셀 어레이 층(210)의 제 1 메모리 블록(A41) 각각으로부터 출력된 34 비트의 데이터가 결합하여 136 비트의 제 1 ECC 워드가 발생된다. 메모리 셀 어레이 층(240)의 제 2 메모리 블록(A12), 메모리 셀 어레이 층(230)의 제 2 메모리 블록(A22), 메모리 셀 어레이 층(220)의 제 2 메모리 블록(A32), 및 메모리 셀 어레이 층(210)의 제 2 메모리 블록(A42) 각각으로부터 출력된 34 비트의 데이터가 결합하여 136 비트의 제 2 ECC 워드가 발생된다. 메모리 셀 어레이 층(240)의 제 3 메모리 블록(A13), 메모리 셀 어레이 층(230)의 제 3 메모리 블록(A23), 메모리 셀 어레이 층(220)의 제 3 메모리 블록(A33), 및 메모리 셀 어레이 층(210)의 제 3 메모리 블록(A43) 각각으로부터 출력된 34 비트의 데이터가 결합하여 136 비트의 제 3 ECC 워드가 발생된다. 메모리 셀 어레이 층(240)의 제 4 메모리 블록(A14), 메모리 셀 어레이 층(230)의 제 4 메모리 블록(A24), 메모리 셀 어레이 층(220)의 제 4 메모리 블록(A34), 및 메모리 셀 어레이 층(210)의 제 4 메모리 블록(A44) 각각으로부터 출력된 34 비트의 데이터가 결합하여 136 비트의 제 4 ECC 워드가 발생된다.
도 8에 도시된 적층 구조의 반도체 메모리 장치는 메모리 셀 어레이 층들 각각의 셀 어레이 영역을 4 등분함으로써 에러 정정 효율을 향상시킬 수 있다. 도 7에 도시된 메모리 셀 어레이 층들을 갖는 적층 구조의 반도체 메모리 장치는 하나의 메모리 셀 어레이 층에서 하나의 에러(error)를 정정할 수 있는 데, 도 8에 도시된 적층 구조의 반도체 메모리 장치는 하나의 메모리 셀 어레이 층에서 최대 4 개의 에러까지 정정할 수 있다. 예를 들어, 메모리 셀 어레이 층들(210, 220, 230)에는 에러가 없고 메모리 셀 어레이 층(240)에만 4 개의 에러들이 메모리 블록들(A11, A12, A13, A14) 각각에 존재한다면, 4 개의 에러들은 각각 다른 ECC 워드에 의해 정정될 수 있다.
에러 정정 제어회로(1150)는 독출(read) 동작 모드에서 메모리 셀 어레이층들(210, 220, 230, 240)로부터 제 1 내지 제 4 ECC 데이터를 수신하여 입출력 회로(1100)에 제공하고, 기입(write) 동작 모드에서 입출력 회로(1100)를 통해 수신된 데이터를 사용하여 패리티 비트를 발생하고 패리티 비트가 포함된 입력 ECC 데이터를 메모리 셀 어레이층들(210, 220, 230, 240)에 제공한다. 또한, 에러 정정 제어회로(1150)는 ECC 데이터를 구성하는 비트 단위를 유연하게 조절할 수 있다.
도 9는 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 적층 구조의 반도체 메모리 장치(2200)를 포함한다.
메모리 컨트롤러(2100)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 적층 구조의 반도체 메모리 장치(2200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2100)에서 적층 구조의 반도체 메모리 장치(2200)로 전송되거나, 버스를 통해서 적층 구조의 저항성 메모리 장치(2200)에서 메모리 컨트롤러(2100)로 전송된다.
적층 구조의 반도체 메모리 장치(2200)는 도 1 및 도 2에 도시된 적층 구조의 반도체 메모리 장치(1000, 1000a)의 적층 구조를 가질 수 있으며, 어드레스 신호(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 저장하거나 저장되어 있던 데이터를 출력한다. 상술한 바와 같이, 적층 구조의 반도체 메모리 장치(2200)는 에러 정정 제어회로(1150)를 포함하여 ECC 데이터를 구성하는 비트 단위를 유연하게 조절할 수 있다. 따라서, 적층 구조의 반도체 메모리 장치(2200)는 에러 정정 효율이 높다.
본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치는 패리티 비트의 수가 최대값을 가질 때 에러 정정이 가능하도록 디코더와 데이터 경로를 구성할 수 있다.
도 10은 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 에러 정정 방법을 나타내는 흐름도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 에러 정정 방법은 다음과 같다.
1) ECC 워드(word)를 구성하는 비트 단위를 조절한다(S1)
2) 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정한다(S2).
상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계는 상기 복수의 메모리 셀 어레이 층들 각각의 제조 수율에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계를 포함할 수 있다.
상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계는 독출 레이턴시(read latency)에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계를 포함할 수 있다.
적층 구조를 갖는 반도체 메모리 장치의 에러 정정 방법에서 상기 ECC 워드(word)를 구성하는 비트 단위는 입출력 데이터 핀의 수를 양의정수로 나눈 값에 대응하는 비트 수를 가질 수 있다.
상기에서는 주로 복수의 저항성 메모리 셀 어레이 층이 적층된 적층 구조를 갖는 반도체 메모리 장치의 에러 정정 방법에 대해 기술하였지만, 본 발명은 층간 연결 유닛을 사용하여 3 차원으로 적층된 일반적인 적층 구조의 메모리 장치에 적용이 가능하다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 1000a: 적층 구조의 반도체 메모리 장치
1510: 반도체 기판
1520, 1530, 1540, 220, 230, 250, 260: 메모리 셀 어레이 층
1100: 입출력 회로 1150: 에러 정정 제어회로
1200: 제어 회로 1400: 로우 디코더
1450: 칼럼 디코더 1500: 적층 메모리 셀 어레이
2000: 메모리 시스템 2100: 메모리 컨트롤러
2200: 적층 구조의 반도체 메모리 장치

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층; 및
    ECC 워드(word)를 구성하는 비트 단위를 조절하고, 조절된 비트 단위를 갖는ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정하는 에러 정정 제어회로를 포함하는 적층 구조의 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 에러 정정 제어회로는
    독출(read) 동작 모드에서 상기 복수의 메모리 셀 어레이 층으로부터 제 1 패리티 비트가 포함된 제 1 ECC 데이터를 수신하여 입출력 회로에 제공하고, 기입(write) 동작 모드에서 상기 입출력 회로를 통해 수신된 데이터를 사용하여 제 2 패리티 비트를 발생하고 상기 제 2 패리티 비트가 포함된 제 2 ECC 데이터를 상기 복수의 메모리 셀 어레이 층에 제공하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 에러 정정 제어회로는
    상기 복수의 메모리 셀 어레이 층들 각각의 제조 수율에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 에러 정정 제어회로는
    상기 적층 구조의 반도체 메모리 장치의 독출 레이턴시에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 ECC 워드(word)를 구성하는 비트 단위는 입출력 데이터 핀의 수를 양의정수로 나눈 값에 대응하는 비트 수를 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들 각각으로부터 동일한 비트 수의 ECC 워드(word)가 출력하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 ECC 워드(word)를 구성하는 비트 단위는 상기 메모리 셀 어레이 층들 각각을 구성하는 메모리 블록에서 출력된 데이터를 결합하여 발생하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  8. 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러; 및
    상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 적층 구조의 반도체 메모리 장치를 포함하고,
    상기 적층 구조의 반도체 메모리 장치는
    반도체 기판;
    상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층; 및
    ECC 워드(word)를 구성하는 비트 단위를 조절하고, 조절된 비트 단위를 갖는ECC 워드를 사용하여 상기 메모리 셀 어레이 층에서 발생하는 에러를 정정하는 에러 정정 제어회로를 포함하는 메모리 시스템.
  9. ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계; 및
    조절된 비트 단위를 갖는 ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정하는 단계를 포함하는 적층 구조의 반도체 메모리 장치의 에러 정정 방법.
  10. 제 9항에 있어서, 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계는
    상기 복수의 메모리 셀 어레이 층들 각각의 제조 수율에 따라 상기 ECC 워드(word)를 구성하는 비트 단위를 조절하는 단계를 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치의 에러 정정 방법.
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