JP3308915B2 - 不良救済用メモリセル及びそれを用いた記憶装置 - Google Patents
不良救済用メモリセル及びそれを用いた記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は不良救済用メモリセ
ル及びそれを用いた記憶装置に関し、特に１個のメモリ
セルに複数のビットデータを記憶し、冗長セルに格納し
たデータを用いて不良ビットの訂正を行う不良救済用メ
モリセルに関する。
ル及びそれを用いた記憶装置に関し、特に１個のメモリ
セルに複数のビットデータを記憶し、冗長セルに格納し
たデータを用いて不良ビットの訂正を行う不良救済用メ
モリセルに関する。
【０００２】
【従来の技術】従来、この種の不良救済用メモリセルに
おいては、１個のメモリセルに複数のビットデータを記
憶する多値メモリが用いられており、本来のデータを格
納するセルとは別に設けた冗長セルに格納したデータを
用いて、１ワード当り１ビットの不良ビットの訂正を行
うＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃ
ｏｒｒｅｃｔｉｎｇ：エラー検出／訂正回路）を搭載し
ている。
おいては、１個のメモリセルに複数のビットデータを記
憶する多値メモリが用いられており、本来のデータを格
納するセルとは別に設けた冗長セルに格納したデータを
用いて、１ワード当り１ビットの不良ビットの訂正を行
うＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃ
ｏｒｒｅｃｔｉｎｇ：エラー検出／訂正回路）を搭載し
ている。
【０００３】この多値メモリにおいて、ＥＣＣを使用し
た場合、図１１に示すように、最下位ビット及び上位ビ
ット（最下位ビット以外のビット）ともに不良の有無／
不良位置情報を冗長メモリセルに持つ必要がある。
た場合、図１１に示すように、最下位ビット及び上位ビ
ット（最下位ビット以外のビット）ともに不良の有無／
不良位置情報を冗長メモリセルに持つ必要がある。
【０００４】例えば、８ビットのデータに対し、１ビッ
トの不良を救済するのに必要なＥＣＣ用ビットは、図１
１に示すように、不良の有無／不良位置を特定するため
に４ビットが必要となる。つまり、メモリセルのビット
＃０〜ビット＃７に、冗長メモリセルであるビット＃８
〜＃１１を加える必要がある。
トの不良を救済するのに必要なＥＣＣ用ビットは、図１
１に示すように、不良の有無／不良位置を特定するため
に４ビットが必要となる。つまり、メモリセルのビット
＃０〜ビット＃７に、冗長メモリセルであるビット＃８
〜＃１１を加える必要がある。
【０００５】上記の多値メモリを用いた記憶装置を図１
２に示す。この記憶装置では１ワードを８ビットとして
おり、多値メモリからなるメモリセル２１と、センスア
ンプ２２と、ラッチ・エンコード回路２３と、誤りビッ
ト特定回路２４と、補正回路２５とから構成されてい
る。
２に示す。この記憶装置では１ワードを８ビットとして
おり、多値メモリからなるメモリセル２１と、センスア
ンプ２２と、ラッチ・エンコード回路２３と、誤りビッ
ト特定回路２４と、補正回路２５とから構成されてい
る。
【０００６】この記憶装置にワードの読出し指示が入力
されると、ワード線を３段階に変動した各段階での８セ
ル＋ＥＣＣ冗長セルのオン／オフがセンスアンプ２２に
読出され、その結果がラッチ・エンコード回路２３に入
力される。
されると、ワード線を３段階に変動した各段階での８セ
ル＋ＥＣＣ冗長セルのオン／オフがセンスアンプ２２に
読出され、その結果がラッチ・エンコード回路２３に入
力される。
【０００７】ラッチ・エンコード回路２３においてはメ
モリセル２１から読出したデータを各メモリセル毎に最
下位及び上位のビットデータにエンコードする。ラッチ
・エンコード回路２３の出力の最下位及び上位のビット
データ（８ビット）＋最下位及び上位のＥＣＣビット
（４ビット）は誤りビット特定回路２４に入力され、誤
りビット特定回路２４は最下位及び上位のビットデータ
の不良の有無と不良位置とを特定した訂正信号を補正回
路２５に出力する。この訂正信号は８本で、例えば、５
ビット目に誤りがあれば、５ビット目の訂正信号に
“Ｈ”、他のビットの訂正信号に“Ｌ”が夫々出力され
る。
モリセル２１から読出したデータを各メモリセル毎に最
下位及び上位のビットデータにエンコードする。ラッチ
・エンコード回路２３の出力の最下位及び上位のビット
データ（８ビット）＋最下位及び上位のＥＣＣビット
（４ビット）は誤りビット特定回路２４に入力され、誤
りビット特定回路２４は最下位及び上位のビットデータ
の不良の有無と不良位置とを特定した訂正信号を補正回
路２５に出力する。この訂正信号は８本で、例えば、５
ビット目に誤りがあれば、５ビット目の訂正信号に
“Ｈ”、他のビットの訂正信号に“Ｌ”が夫々出力され
る。
【０００８】補正回路２５はラッチ・エンコード回路２
３の出力の最下位及び上位のビットデータと誤りビット
特定回路２４の訂正信号とを入力し、最下位及び上位の
ビットデータと訂正信号とを比較し、不良があれば補正
して出力し、不良がなければそのまま出力する。
３の出力の最下位及び上位のビットデータと誤りビット
特定回路２４の訂正信号とを入力し、最下位及び上位の
ビットデータと訂正信号とを比較し、不良があれば補正
して出力し、不良がなければそのまま出力する。
【０００９】
【発明が解決しようとする課題】上述した従来の多値メ
モリでは、１ワードを８ビットとするメモリ製品におい
てＥＣＣを使用した場合、不良救済用冗長メモリセルの
数としてビットのほかに、４ビットの冗長セルが必要に
なるという問題がある。
モリでは、１ワードを８ビットとするメモリ製品におい
てＥＣＣを使用した場合、不良救済用冗長メモリセルの
数としてビットのほかに、４ビットの冗長セルが必要に
なるという問題がある。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、ＥＣＣを使用した場合でも、より少ない冗長セル
で構成することができる不良救済用メモリセル及びそれ
を用いた記憶装置を提供することにある。
消し、ＥＣＣを使用した場合でも、より少ない冗長セル
で構成することができる不良救済用メモリセル及びそれ
を用いた記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明による不良救済用
メモリセルは、１個のメモリセルに複数のビットデータ
を記憶しかつ冗長セルに格納したデータを用いて不良ビ
ットの訂正を行う不良救済用メモリセルであって、隣合
うしきい値電圧は必ず最下位ビットが反転するように設
定されており、不良があるセルにおいて最下位ビットに
不良がある場合にのみ救済可能とし、前記最下位ビット
のエラー検出／訂正用の最下位用ＥＣＣビットに前記最
下位ビットの不良の有無及び不良位置情報を格納し、前
記最下位用ＥＣＣビット以外の冗長セルに各々対応する
ビットの不良の有無だけの情報を格納するようにしてい
る。
メモリセルは、１個のメモリセルに複数のビットデータ
を記憶しかつ冗長セルに格納したデータを用いて不良ビ
ットの訂正を行う不良救済用メモリセルであって、隣合
うしきい値電圧は必ず最下位ビットが反転するように設
定されており、不良があるセルにおいて最下位ビットに
不良がある場合にのみ救済可能とし、前記最下位ビット
のエラー検出／訂正用の最下位用ＥＣＣビットに前記最
下位ビットの不良の有無及び不良位置情報を格納し、前
記最下位用ＥＣＣビット以外の冗長セルに各々対応する
ビットの不良の有無だけの情報を格納するようにしてい
る。
【００１２】本発明による記憶装置は、１個のメモリセ
ルに複数のビットデータを記憶しかつ冗長セルに格納し
たデータを用いて不良ビットの訂正を行う不良救済用メ
モリセルを用いる記憶装置であって、前記不良救済用メ
モリセルの不良があるセルにおいて最下位ビットに不良
がある場合にのみ救済可能とし、前記不良救済用メモリ
セルから読出したデータを各メモリセル毎に前記最下位
ビットのデータ及び前記最下位ビット以外のビットのデ
ータにエンコードするエンコード手段と、前記エンコー
ド手段でエンコードされた前記最下位ビット以外のビッ
トのデータで作成したパリティビットと前記最下位ビッ
ト以外のビットのパリティビットとを比較して前記最下
位ビット以外のビットのデータの不良の有無を判定する
パリティ比較手段と、前記エンコード手段でエンコード
された前記最下位ビットのデータを基に前記最下位ビッ
トのデータの不良の有無と不良位置とを特定した最下位
ビット用訂正信号を生成する最下位ビット誤り特定手段
と、前記パリティ比較手段の比較結果と前記最下位ビッ
ト誤り特定手段の最下位ビット用訂正信号とを基に前記
最下位ビット以外のビット用訂正信号を生成する最下位
ビット以外のビット誤り特定手段と、前記エンコード手
段でエンコードされた前記最下位ビットのデータと前記
最下位ビット以外のビットのデータとのどちらかを選択
して出力するデータ用切換手段と、前記最下位ビット誤
り特定手段の最下位ビット用訂正信号と前記最下位ビッ
ト以外のビット誤り特定手段の前記最下位ビット以外の
ビット用訂正信号とのどちらかを選択して出力する訂正
用切換手段と、前記訂正用切換手段からの訂正信号を基
に前記データ用切換手段からのデータを補正する補正手
段とを備えている。
ルに複数のビットデータを記憶しかつ冗長セルに格納し
たデータを用いて不良ビットの訂正を行う不良救済用メ
モリセルを用いる記憶装置であって、前記不良救済用メ
モリセルの不良があるセルにおいて最下位ビットに不良
がある場合にのみ救済可能とし、前記不良救済用メモリ
セルから読出したデータを各メモリセル毎に前記最下位
ビットのデータ及び前記最下位ビット以外のビットのデ
ータにエンコードするエンコード手段と、前記エンコー
ド手段でエンコードされた前記最下位ビット以外のビッ
トのデータで作成したパリティビットと前記最下位ビッ
ト以外のビットのパリティビットとを比較して前記最下
位ビット以外のビットのデータの不良の有無を判定する
パリティ比較手段と、前記エンコード手段でエンコード
された前記最下位ビットのデータを基に前記最下位ビッ
トのデータの不良の有無と不良位置とを特定した最下位
ビット用訂正信号を生成する最下位ビット誤り特定手段
と、前記パリティ比較手段の比較結果と前記最下位ビッ
ト誤り特定手段の最下位ビット用訂正信号とを基に前記
最下位ビット以外のビット用訂正信号を生成する最下位
ビット以外のビット誤り特定手段と、前記エンコード手
段でエンコードされた前記最下位ビットのデータと前記
最下位ビット以外のビットのデータとのどちらかを選択
して出力するデータ用切換手段と、前記最下位ビット誤
り特定手段の最下位ビット用訂正信号と前記最下位ビッ
ト以外のビット誤り特定手段の前記最下位ビット以外の
ビット用訂正信号とのどちらかを選択して出力する訂正
用切換手段と、前記訂正用切換手段からの訂正信号を基
に前記データ用切換手段からのデータを補正する補正手
段とを備えている。
【００１３】すなわち、本発明の記憶装置は、多値メモ
リで、冗長セルに格納したデータを使って１ワードあた
り１ビットの不良ビットの訂正を行うＥＣＣを搭載する
メモリ製品を用いる装置において、不良があるセルにお
いて少なくとも最下位ビットに不良がある場合に救済範
囲を限定することで、最下位ビットに対して不良の有無
及び不良位置情報を冗長セルに持たせ、最下位以外のビ
ットに対して不良の有無だけの情報を冗長セルに持たせ
るようにしている。
リで、冗長セルに格納したデータを使って１ワードあた
り１ビットの不良ビットの訂正を行うＥＣＣを搭載する
メモリ製品を用いる装置において、不良があるセルにお
いて少なくとも最下位ビットに不良がある場合に救済範
囲を限定することで、最下位ビットに対して不良の有無
及び不良位置情報を冗長セルに持たせ、最下位以外のビ
ットに対して不良の有無だけの情報を冗長セルに持たせ
るようにしている。
【００１４】これによって、冗長セル数を減らすことが
可能となる。例えば、８ビットのデータに対して１ビッ
トの不良を救済するのに必要なＥＣＣ用ビットは不良の
有無／不良位置を特定するために４ビットを必要とする
が、不良の有無のみを特定する場合には１ビットで良
い。
可能となる。例えば、８ビットのデータに対して１ビッ
トの不良を救済するのに必要なＥＣＣ用ビットは不良の
有無／不良位置を特定するために４ビットを必要とする
が、不良の有無のみを特定する場合には１ビットで良
い。
【００１５】救済範囲を上記のように限定するのは、セ
ルのしきい値電圧Ｖｔを３段階以上に設定できることに
よって多値を実現する多値メモリ［例えば、マスクＲＯ
Ｍ（リードオンリメモリ）のイオン注入量、フラッシュ
（Ｆｌａｓｈ）の書込み量によって実現］の場合、セル
に設定できるしきい値電圧Ｖｔ各々と出力ビット各々と
の対応を、隣合うしきい値電圧Ｖｔが必ず最下位ビット
が反転するように設定することで、しきい値電圧Ｖｔの
バラツキによる不良があるセルの場合に少なくとも最下
位ビットが反転するので、この不良が多い場合には本発
明による冗長セル削減によるメリットが、救済範囲限定
による救済率ダウンのデメリットを上回るからである。
ルのしきい値電圧Ｖｔを３段階以上に設定できることに
よって多値を実現する多値メモリ［例えば、マスクＲＯ
Ｍ（リードオンリメモリ）のイオン注入量、フラッシュ
（Ｆｌａｓｈ）の書込み量によって実現］の場合、セル
に設定できるしきい値電圧Ｖｔ各々と出力ビット各々と
の対応を、隣合うしきい値電圧Ｖｔが必ず最下位ビット
が反転するように設定することで、しきい値電圧Ｖｔの
バラツキによる不良があるセルの場合に少なくとも最下
位ビットが反転するので、この不良が多い場合には本発
明による冗長セル削減によるメリットが、救済範囲限定
による救済率ダウンのデメリットを上回るからである。
【００１６】上記説明で最下位ビットとしているのは１
つの例であり、最下位ビット以外の特定ビットに置き換
えても同様の考え方を適用することで、同様の効果を発
揮する回路が実現可能である。
つの例であり、最下位ビット以外の特定ビットに置き換
えても同様の考え方を適用することで、同様の効果を発
揮する回路が実現可能である。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る不良救済用メモリセル（多値メモリ）の構成例を示す
図である。図においては、２ビット１セルの多値メモリ
を使用した場合を示している。
図面を参照して説明する。図１は本発明の一実施例によ
る不良救済用メモリセル（多値メモリ）の構成例を示す
図である。図においては、２ビット１セルの多値メモリ
を使用した場合を示している。
【００１８】この場合、多値メモリにおいてはＥＣＣを
使用すると、各セルの最下位のビットデータ（８ビッ
ト）には不良の有無／不良位置情報を冗長メモリセル
（４ビット）を持たせ、上位のビットデータ（最下位の
ビットデータ以外のビットデータ）（８ビット）には不
良の有無のみを冗長メモリセル（１ビット）に持たせて
いる。
使用すると、各セルの最下位のビットデータ（８ビッ
ト）には不良の有無／不良位置情報を冗長メモリセル
（４ビット）を持たせ、上位のビットデータ（最下位の
ビットデータ以外のビットデータ）（８ビット）には不
良の有無のみを冗長メモリセル（１ビット）に持たせて
いる。
【００１９】その際、上位の冗長メモリセルは１ビット
のみでよいため、上位の冗長メモリセルに最下位の不良
の有無／不良位置情報を格納させることで、冗長メモリ
セルとしては３ビットで済む。つまり、メモリセルのビ
ット＃０〜ビット＃７に、冗長メモリセルであるビット
＃８〜＃１０を加えるだけで良いことになる。
のみでよいため、上位の冗長メモリセルに最下位の不良
の有無／不良位置情報を格納させることで、冗長メモリ
セルとしては３ビットで済む。つまり、メモリセルのビ
ット＃０〜ビット＃７に、冗長メモリセルであるビット
＃８〜＃１０を加えるだけで良いことになる。
【００２０】図２は本発明の一実施例による不良救済用
メモリセル（多値メモリ）の他の構成例を示す図であ
る。図においては、４ビット１セルの多値メモリを使用
した場合を示している。
メモリセル（多値メモリ）の他の構成例を示す図であ
る。図においては、４ビット１セルの多値メモリを使用
した場合を示している。
【００２１】この場合、多値メモリにおいてはＥＣＣを
使用すると、各セルの最下位のビットデータ（８ビッ
ト）の冗長メモリセル（４ビット）には不良の有無／不
良位置情報を格納し、上位のビットデータ（最下位のビ
ットデータ以外のビットデータ）（８ビット）の冗長メ
モリセル（１ビット）には不良の有無のみを格納する。
使用すると、各セルの最下位のビットデータ（８ビッ
ト）の冗長メモリセル（４ビット）には不良の有無／不
良位置情報を格納し、上位のビットデータ（最下位のビ
ットデータ以外のビットデータ）（８ビット）の冗長メ
モリセル（１ビット）には不良の有無のみを格納する。
【００２２】その際、上位の冗長メモリセルは１ビット
のみでよいため、上位の冗長メモリセルに最下位の不良
の有無／不良位置情報を格納させることで、冗長メモリ
セルとしては２ビットで済む。つまり、メモリセルのビ
ット＃０〜ビット＃７に、冗長メモリセルであるビット
＃８，＃９を加えるだけで良いことになる。
のみでよいため、上位の冗長メモリセルに最下位の不良
の有無／不良位置情報を格納させることで、冗長メモリ
セルとしては２ビットで済む。つまり、メモリセルのビ
ット＃０〜ビット＃７に、冗長メモリセルであるビット
＃８，＃９を加えるだけで良いことになる。
【００２３】このように、未使用の上位ビットのＥＣＣ
冗長セルを最下位ＥＣＣビットの格納セルに使用するこ
とによって、１ワードを８ビットとするメモリ製品にお
いて、２ビット１セルの多値メモリでは冗長セルを３ビ
ット、４ビット１セル以上の多値メモリでは２ビットの
冗長セルの使用で済ませることができる。
冗長セルを最下位ＥＣＣビットの格納セルに使用するこ
とによって、１ワードを８ビットとするメモリ製品にお
いて、２ビット１セルの多値メモリでは冗長セルを３ビ
ット、４ビット１セル以上の多値メモリでは２ビットの
冗長セルの使用で済ませることができる。
【００２４】図３は本発明の一実施例による多値メモリ
を使用した記憶装置の構成を示すブロック図である。図
においては、２ビット１セルの多値メモリを使用した場
合の構成を示している。
を使用した記憶装置の構成を示すブロック図である。図
においては、２ビット１セルの多値メモリを使用した場
合の構成を示している。
【００２５】この図において、本発明の一実施例による
記憶装置は、多値メモリからなるメモリセル１と、セン
スアンプ２と、ラッチ・エンコード回路３と、パリティ
比較回路４と、最下位誤りビット特定回路５と、上位誤
りビット特定回路６と、データ用切換え回路７と、訂正
用切換え回路８と、補正回路９とから構成されている。
記憶装置は、多値メモリからなるメモリセル１と、セン
スアンプ２と、ラッチ・エンコード回路３と、パリティ
比較回路４と、最下位誤りビット特定回路５と、上位誤
りビット特定回路６と、データ用切換え回路７と、訂正
用切換え回路８と、補正回路９とから構成されている。
【００２６】メモリセル１は図１に示す構成の不良救済
用メモリセルから構成され、ワードの読出し指示が入力
されると、ワード線を３段階に変動した各段階での８セ
ル＋ＥＣＣ冗長セルのオン／オフをセンスアンプ２に読
出す。
用メモリセルから構成され、ワードの読出し指示が入力
されると、ワード線を３段階に変動した各段階での８セ
ル＋ＥＣＣ冗長セルのオン／オフをセンスアンプ２に読
出す。
【００２７】ラッチ・エンコード回路３はメモリセル１
から読出したデータを各メモリセル毎に最下位及び上位
のビットデータにエンコードし、上位８ビットデータを
パリティ比較回路４及びデータ用切換え回路７に出力
し、下位８ビットデータを最下位誤りビット特定回路５
及びデータ用切換え回路７に出力する。また、ラッチ・
エンコード回路３は上位用パリティビットをパリティ比
較回路４に出力し、最下位用ＥＣＣビットを最下位誤り
ビット特定回路５に出力する。
から読出したデータを各メモリセル毎に最下位及び上位
のビットデータにエンコードし、上位８ビットデータを
パリティ比較回路４及びデータ用切換え回路７に出力
し、下位８ビットデータを最下位誤りビット特定回路５
及びデータ用切換え回路７に出力する。また、ラッチ・
エンコード回路３は上位用パリティビットをパリティ比
較回路４に出力し、最下位用ＥＣＣビットを最下位誤り
ビット特定回路５に出力する。
【００２８】パリティ比較回路４は上位８ビットデータ
で作成したパリティビットと上位用パリティビットとを
比較することによって上位ビットデータの不良の有無を
判定し、その判定結果である上位ビット誤り判定信号を
上位誤りビット特定回路６に出力する。パリティ比較回
路４は上位８ビットデータと上位用パリティビットとの
比較を排他的論和（ＥＸＯＲ）をとることによって実施
する。
で作成したパリティビットと上位用パリティビットとを
比較することによって上位ビットデータの不良の有無を
判定し、その判定結果である上位ビット誤り判定信号を
上位誤りビット特定回路６に出力する。パリティ比較回
路４は上位８ビットデータと上位用パリティビットとの
比較を排他的論和（ＥＸＯＲ）をとることによって実施
する。
【００２９】最下位誤りビット特定回路５はラッチ・エ
ンコード回路３の出力の最下位８ビットデータ＋最下位
ＥＣＣビット（４ビット）を入力し、最下位ビットデー
タの不良の有無と不良位置とを特定した最下位用訂正信
号を上位誤りビット特定回路６及び訂正用切換え回路８
に出力する。
ンコード回路３の出力の最下位８ビットデータ＋最下位
ＥＣＣビット（４ビット）を入力し、最下位ビットデー
タの不良の有無と不良位置とを特定した最下位用訂正信
号を上位誤りビット特定回路６及び訂正用切換え回路８
に出力する。
【００３０】上位誤りビット特定回路６はパリティ比較
回路４からの上位ビット誤り判定信号と最下位誤りビッ
ト特定回路５からの最下位用訂正信号とを入力し、パリ
ティ比較回路４からの上位ビット誤り判定信号で上位ビ
ットに誤り有無の判定を行い、誤り有りの場合に最下位
誤りビット特定回路５からの最下位用訂正信号を上位用
訂正信号として訂正用切換え回路８に出力し、誤り無し
の場合に全て“Ｌ”の信号を訂正用切換え回路８に出力
する。
回路４からの上位ビット誤り判定信号と最下位誤りビッ
ト特定回路５からの最下位用訂正信号とを入力し、パリ
ティ比較回路４からの上位ビット誤り判定信号で上位ビ
ットに誤り有無の判定を行い、誤り有りの場合に最下位
誤りビット特定回路５からの最下位用訂正信号を上位用
訂正信号として訂正用切換え回路８に出力し、誤り無し
の場合に全て“Ｌ”の信号を訂正用切換え回路８に出力
する。
【００３１】データ用切換え回路７はラッチ・エンコー
ド回路３でエンコードされた最下位８ビットデータと上
位８ビットデータとのどちらかを最下位／上位切換えア
ドレス信号に応じて補正回路９に出力する。
ド回路３でエンコードされた最下位８ビットデータと上
位８ビットデータとのどちらかを最下位／上位切換えア
ドレス信号に応じて補正回路９に出力する。
【００３２】訂正用切換え回路８は最下位誤りビット特
定回路５からの最下位用訂正信号と上位誤りビット特定
回路６からの上位用訂正信号とを最下位／上位切換えア
ドレス信号に応じて切換えて補正回路９に出力する。
定回路５からの最下位用訂正信号と上位誤りビット特定
回路６からの上位用訂正信号とを最下位／上位切換えア
ドレス信号に応じて切換えて補正回路９に出力する。
【００３３】補正回路９は訂正用切換え回路８からの訂
正信号を基にデータ用切換え回路７からのデータを補正
する。すなわち、補正回路９は不良があれば最下位８ビ
ットデータを最下位用訂正信号で、上位８ビットデータ
を上位用訂正信号で夫々補正して出力し、不良がなけれ
ば最下位８ビットデータ及び上位８ビットデータをその
まま出力する。
正信号を基にデータ用切換え回路７からのデータを補正
する。すなわち、補正回路９は不良があれば最下位８ビ
ットデータを最下位用訂正信号で、上位８ビットデータ
を上位用訂正信号で夫々補正して出力し、不良がなけれ
ば最下位８ビットデータ及び上位８ビットデータをその
まま出力する。
【００３４】図４は図３の上位誤りビット特定回路６の
構成を示す回路図である。図において、上位誤りビット
特定回路６は最下位誤りビット特定回路５からの最下位
用訂正信号とパリティ比較回路４からの上位ビット誤り
判定信号とのナンドをとるナンド回路１１−１〜１１−
８と、ナンド回路１１−１〜１１−８の出力を反転する
インバータ回路１２−１〜１２−８とから構成されてい
る。
構成を示す回路図である。図において、上位誤りビット
特定回路６は最下位誤りビット特定回路５からの最下位
用訂正信号とパリティ比較回路４からの上位ビット誤り
判定信号とのナンドをとるナンド回路１１−１〜１１−
８と、ナンド回路１１−１〜１１−８の出力を反転する
インバータ回路１２−１〜１２−８とから構成されてい
る。
【００３５】図５は図３の記憶装置の動作を示すタイミ
ングチャートであり、図６は本発明の一実施例による多
値メモリのワード線の動作を示す図であり、図７は図６
に示すワード線の動作時のセンスアンプ２及びラッチ・
エンコード回路３の出力結果を示す図である。
ングチャートであり、図６は本発明の一実施例による多
値メモリのワード線の動作を示す図であり、図７は図６
に示すワード線の動作時のセンスアンプ２及びラッチ・
エンコード回路３の出力結果を示す図である。
【００３６】これら図１〜図７を参照して本発明の一実
施例による記憶装置の動作、つまりメモリセル１からの
読出し動作について説明する。ここではメモリセル（多
値メモリのセル）１からデータを読出す動作を、メモリ
セル１が２ビット１セルの場合について説明する。尚、
メモリセル１のしきい値電圧をＶｔとして、４段階の電
位（Ｖｔ０〜Ｖｔ３とする）のうち、任意の電位を設定
することで１セル当り４値を実現しているものとする。
施例による記憶装置の動作、つまりメモリセル１からの
読出し動作について説明する。ここではメモリセル（多
値メモリのセル）１からデータを読出す動作を、メモリ
セル１が２ビット１セルの場合について説明する。尚、
メモリセル１のしきい値電圧をＶｔとして、４段階の電
位（Ｖｔ０〜Ｖｔ３とする）のうち、任意の電位を設定
することで１セル当り４値を実現しているものとする。
【００３７】１セルにおいてワード線の電位は、図６に
示すように、３段階（ＶＲ１，ＶＲ２，ＶＲ３）に変動
し、各段階で読出しを行う。この時、セルのしきい値電
圧Ｖｔとセンスアンプ２及びラッチ・エンコード回路３
の出力結果は図７に示すようになる。ここで、Ｄｍ００
は下位ビット、Ｄｍ０１は上位ビットを示している。
示すように、３段階（ＶＲ１，ＶＲ２，ＶＲ３）に変動
し、各段階で読出しを行う。この時、セルのしきい値電
圧Ｖｔとセンスアンプ２及びラッチ・エンコード回路３
の出力結果は図７に示すようになる。ここで、Ｄｍ００
は下位ビット、Ｄｍ０１は上位ビットを示している。
【００３８】すなわち、ワード電位がＶＲ１の時の出力
はセルの電位Ｖｔ０であれば“１”、セルの電位Ｖｔ１
であれば“０”、セルの電位Ｖｔ２であれば“０”、セ
ルの電位Ｖｔ３であれば“０”となる。
はセルの電位Ｖｔ０であれば“１”、セルの電位Ｖｔ１
であれば“０”、セルの電位Ｖｔ２であれば“０”、セ
ルの電位Ｖｔ３であれば“０”となる。
【００３９】ワード電位がＶＲ２の時の出力はセルの電
位Ｖｔ０であれば“１”、セルの電位Ｖｔ１であれば
“１”、セルの電位Ｖｔ２であれば“０”、セルの電位
Ｖｔ３であれば“０”となる。
位Ｖｔ０であれば“１”、セルの電位Ｖｔ１であれば
“１”、セルの電位Ｖｔ２であれば“０”、セルの電位
Ｖｔ３であれば“０”となる。
【００４０】ワード電位がＶＲ３の時の出力はセルの電
位Ｖｔ０であれば“１”、セルの電位Ｖｔ１であれば
“１”、セルの電位Ｖｔ２であれば“１”、セルの電位
Ｖｔ３であれば“０”となる。
位Ｖｔ０であれば“１”、セルの電位Ｖｔ１であれば
“１”、セルの電位Ｖｔ２であれば“１”、セルの電位
Ｖｔ３であれば“０”となる。
【００４１】尚、上位ビットＤｍ０１はセルの電位Ｖｔ
０であれば“０”（“１”）、セルの電位Ｖｔ１であれ
ば“０”（“１”）、セルの電位Ｖｔ２であれば“１”
（“０”）、セルの電位Ｖｔ３であれば“１”
（“０”）となる。
０であれば“０”（“１”）、セルの電位Ｖｔ１であれ
ば“０”（“１”）、セルの電位Ｖｔ２であれば“１”
（“０”）、セルの電位Ｖｔ３であれば“１”
（“０”）となる。
【００４２】また、下位ビットＤｍ００はセルの電位Ｖ
ｔ０であれば“０”（“１”）、セルの電位Ｖｔ１であ
れば“１”（“０”）、セルの電位Ｖｔ２であれば
“０”（“１”）、セルの電位Ｖｔ３であれば“１”
（“０”）となる。
ｔ０であれば“０”（“１”）、セルの電位Ｖｔ１であ
れば“１”（“０”）、セルの電位Ｖｔ２であれば
“０”（“１”）、セルの電位Ｖｔ３であれば“１”
（“０”）となる。
【００４３】上記の例の場合、例えばセルの電位Ｖｔ１
が不良の時に、セルの閾値電圧ＶｔはＶｔ０又はＶｔ２
となり、最下位ビットが反転する。
が不良の時に、セルの閾値電圧ＶｔはＶｔ０又はＶｔ２
となり、最下位ビットが反転する。
【００４４】本発明の一実施例による記憶装置が１ワー
ドを８ビットとするメモリ製品の場合について、この記
憶装置からのデータの読出しについて以下説明する。
ドを８ビットとするメモリ製品の場合について、この記
憶装置からのデータの読出しについて以下説明する。
【００４５】上記の記憶装置にワードの読出し指示が入
力されると、ワード線を３段階に変動した各段階での８
セル＋ＥＣＣ冗長セルのオン／オフがセンスアンプ２に
読出され、その結果がラッチ・エンコード回路３に入力
される。
力されると、ワード線を３段階に変動した各段階での８
セル＋ＥＣＣ冗長セルのオン／オフがセンスアンプ２に
読出され、その結果がラッチ・エンコード回路３に入力
される。
【００４６】ラッチ・エンコード回路３においてはメモ
リセル１から読出したデータを各メモリセル毎に最下位
と上位のビットデータにエンコードする。ラッチ・エン
コード回路３の出力の最下位８ビット＋最下位ＥＣＣビ
ット（４ビット）は最下位用誤りビット特定回路５に入
力される。最下位用誤りビット特定回路５は最下位ビッ
トの不良の有無と不良位置とを特定した訂正信号を出力
する。この訂正信号は８本で、例えば、５ビット目に誤
りがあれば、５ビット目の訂正信号に“Ｈ”、他のビッ
トの訂正信号に“Ｌ”が夫々出力される。
リセル１から読出したデータを各メモリセル毎に最下位
と上位のビットデータにエンコードする。ラッチ・エン
コード回路３の出力の最下位８ビット＋最下位ＥＣＣビ
ット（４ビット）は最下位用誤りビット特定回路５に入
力される。最下位用誤りビット特定回路５は最下位ビッ
トの不良の有無と不良位置とを特定した訂正信号を出力
する。この訂正信号は８本で、例えば、５ビット目に誤
りがあれば、５ビット目の訂正信号に“Ｈ”、他のビッ
トの訂正信号に“Ｌ”が夫々出力される。
【００４７】また、ラッチ・エンコード回路３の出力の
上位８ビットと上位用パリティビットとはパリティ比較
回路４に入力される。パリティ比較回路４は上位８ビッ
トのデータで作成したパリティビットと上位用パリティ
ビットとを比較することによって上位ビットの不良の有
無の判定を実施する。パリティ比較回路４は上位８ビッ
トと上位用パリティビットとの比較を排他的論理和（Ｅ
ＸＯＲ）をとることで実施する。
上位８ビットと上位用パリティビットとはパリティ比較
回路４に入力される。パリティ比較回路４は上位８ビッ
トのデータで作成したパリティビットと上位用パリティ
ビットとを比較することによって上位ビットの不良の有
無の判定を実施する。パリティ比較回路４は上位８ビッ
トと上位用パリティビットとの比較を排他的論理和（Ｅ
ＸＯＲ）をとることで実施する。
【００４８】上位誤りビット特定回路６は最下位用誤り
ビット特定回路５からの最下位用訂正信号とパリティ比
較回路４からの上位ビット誤り判定信号とを入力し、上
位ビット誤り判定信号で上位ビットの誤りの有無を判定
し、誤り有りの場合に最下位用誤りビット特定回路５か
らの最下位用訂正信号を上位用訂正信号として出力し、
誤り無しの場合に全て“Ｌ”の信号を出力する（図４参
照）。
ビット特定回路５からの最下位用訂正信号とパリティ比
較回路４からの上位ビット誤り判定信号とを入力し、上
位ビット誤り判定信号で上位ビットの誤りの有無を判定
し、誤り有りの場合に最下位用誤りビット特定回路５か
らの最下位用訂正信号を上位用訂正信号として出力し、
誤り無しの場合に全て“Ｌ”の信号を出力する（図４参
照）。
【００４９】訂正用切換え回路８は最下位用誤りビット
特定回路５からの最下位用訂正信号と上位誤りビット特
定回路６からの上位用訂正信号とを入力し、これらの信
号を最下位／上位切換えアドレス信号によって切換えて
出力する。
特定回路５からの最下位用訂正信号と上位誤りビット特
定回路６からの上位用訂正信号とを入力し、これらの信
号を最下位／上位切換えアドレス信号によって切換えて
出力する。
【００５０】データ用切換え回路７はラッチ・エンコー
ド回路３でエンコードされた最下位８ビットデータ及び
上位８ビットデータを入力し、最下位／上位切換えアド
レス信号によって最下位８ビットデータ及び上位８ビッ
トデータのどちらかを出力する。
ド回路３でエンコードされた最下位８ビットデータ及び
上位８ビットデータを入力し、最下位／上位切換えアド
レス信号によって最下位８ビットデータ及び上位８ビッ
トデータのどちらかを出力する。
【００５１】補正回路９は訂正用切換え回路８からの訂
正信号とデータ用切換え回路７からのデータとを入力
し、不良があれば最下位８ビットデータを最下位用訂正
信号で、上位８ビットデータを上位用訂正信号で夫々補
正して出力し、不良がなければ最下位８ビットデータ及
び上位８ビットデータをそのまま出力する。
正信号とデータ用切換え回路７からのデータとを入力
し、不良があれば最下位８ビットデータを最下位用訂正
信号で、上位８ビットデータを上位用訂正信号で夫々補
正して出力し、不良がなければ最下位８ビットデータ及
び上位８ビットデータをそのまま出力する。
【００５２】具体的には、各セルのビットデータ毎に対
応する訂正信号が“Ｈ”であれば、誤りがあるというこ
とで、ビットデータを反転して出力し、対応する訂正信
号が“Ｌ”であれば正しいということで、そのままビッ
トデータを出力する。つまり各セル毎にビットデータと
対応する訂正信号との排他的論理和の結果を出力する。
応する訂正信号が“Ｈ”であれば、誤りがあるというこ
とで、ビットデータを反転して出力し、対応する訂正信
号が“Ｌ”であれば正しいということで、そのままビッ
トデータを出力する。つまり各セル毎にビットデータと
対応する訂正信号との排他的論理和の結果を出力する。
【００５３】このように、未使用の上位ビットのＥＣＣ
冗長セルを最下位ＥＣＣビットの格納セルに使用するこ
とによって、１ワードを８ビットとするメモリ製品にお
いて、２ビット１セルの多値メモリでは冗長セルを３ビ
ット、４ビット１セル以上の多値メモリでは２ビットの
冗長セルの使用で済ませることができる（図１及び図２
参照）。
冗長セルを最下位ＥＣＣビットの格納セルに使用するこ
とによって、１ワードを８ビットとするメモリ製品にお
いて、２ビット１セルの多値メモリでは冗長セルを３ビ
ット、４ビット１セル以上の多値メモリでは２ビットの
冗長セルの使用で済ませることができる（図１及び図２
参照）。
【００５４】図８（ａ）〜（ｃ）は本発明の一実施例に
よる２ビット１セルにおける本発明の救済率と従来の救
済率との関係を示す図であり、図９（ａ）〜（ｃ）は本
発明の一実施例による４ビット１セルにおける本発明の
救済率と従来の救済率との関係を示す図である。
よる２ビット１セルにおける本発明の救済率と従来の救
済率との関係を示す図であり、図９（ａ）〜（ｃ）は本
発明の一実施例による４ビット１セルにおける本発明の
救済率と従来の救済率との関係を示す図である。
【００５５】ここで、ｂ：従来の救済率、ｃ：本発明の
救済率、ｄ：従来の使用ビット数、ｅ：本発明の使用ビ
ット数、Ｆ：本発明の救済率／従来の救済率、ｇ：全不
良率、ｈ：従来のウェハ上のチップ数とした場合、 有効チップ数＝全体チップ数−（不良数−救済個数） ＝全体チップ数−（不良数―不良数＊救済率） ＝全体チップ数（１−（不良率−不良率＊本発明の救済率）） ＝（ｄ／ｅ）＊ｈ＊（１−ｇ＊（１−（ｃ／ｂ）＊ｂ）） ＝（ｄ／ｅ）＊ｈ＊（１−ｇ＊（１−Ｆ＊ｂ）） という式が成り立つ。図８及び図９は夫々上記の式から
求められたグラフを示している。
救済率、ｄ：従来の使用ビット数、ｅ：本発明の使用ビ
ット数、Ｆ：本発明の救済率／従来の救済率、ｇ：全不
良率、ｈ：従来のウェハ上のチップ数とした場合、 有効チップ数＝全体チップ数−（不良数−救済個数） ＝全体チップ数−（不良数―不良数＊救済率） ＝全体チップ数（１−（不良率−不良率＊本発明の救済率）） ＝（ｄ／ｅ）＊ｈ＊（１−ｇ＊（１−（ｃ／ｂ）＊ｂ）） ＝（ｄ／ｅ）＊ｈ＊（１−ｇ＊（１−Ｆ＊ｂ）） という式が成り立つ。図８及び図９は夫々上記の式から
求められたグラフを示している。
【００５６】図８（ａ）において、Ａ１は本発明のｇ＝
２０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ２は本発明
のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ３は
本発明のｇ＝２０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
２０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ２は本発明
のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ３は
本発明のｇ＝２０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
【００５７】また、Ｂ１は従来のｇ＝２０％、ｂ＝６０
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数９２個）、Ｂ２は
従来のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数９５個）、Ｂ３は従来のｇ＝２０％、ｂ＝９
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示している（有効チップ数９８
個）。
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数９２個）、Ｂ２は
従来のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数９５個）、Ｂ３は従来のｇ＝２０％、ｂ＝９
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示している（有効チップ数９８
個）。
【００５８】図８（ｂ）において、Ａ４は本発明のｇ＝
５０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ５は本発明
のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ６は
本発明のｇ＝５０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
５０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ５は本発明
のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ６は
本発明のｇ＝５０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
【００５９】また、Ｂ４は従来のｇ＝５０％、ｂ＝６０
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数８０個）、Ｂ５は
従来のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数８７．５個）、Ｂ６は従来のｇ＝５０％、ｂ
＝９０％の時の（本発明の救済率／と従来の救済率）と
有効チップ数との関係を示している（有効チップ数９５
個）。
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数８０個）、Ｂ５は
従来のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数８７．５個）、Ｂ６は従来のｇ＝５０％、ｂ
＝９０％の時の（本発明の救済率／と従来の救済率）と
有効チップ数との関係を示している（有効チップ数９５
個）。
【００６０】図８（ｃ）において、Ａ７は本発明のｇ＝
８０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ８は本発明
のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ９は
本発明のｇ＝８０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
８０％、ｂ＝６０％の時の（本発明の救済率／と従来の
救済率）と有効チップ数との関係を示し、Ａ８は本発明
のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率／と
従来の救済率）と有効チップ数との関係を示し、Ａ９は
本発明のｇ＝８０％、ｂ＝９０％の時の（本発明の救済
率／と従来の救済率）と有効チップ数との関係を示して
いる。
【００６１】また、Ｂ７は従来のｇ＝８０％、ｂ＝６０
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数６８個）、Ｂ８は
従来のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数８０個）、Ｂ９は従来のｇ＝８０％、ｂ＝９
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示している（有効チップ数９２
個）。
％の時の（本発明の救済率／と従来の救済率）と有効チ
ップ数との関係を示し（有効チップ数６８個）、Ｂ８は
従来のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し（有
効チップ数８０個）、Ｂ９は従来のｇ＝８０％、ｂ＝９
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示している（有効チップ数９２
個）。
【００６２】図９（ａ）において、Ａ１１は本発明のｇ
＝２０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１２は本
発明のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１３は本発明のｇ＝２０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
＝２０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１２は本
発明のｇ＝２０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１３は本発明のｇ＝２０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
【００６３】また、Ｂ１１は従来のｇ＝２０％、ｂ＝６
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数９２個）、Ｂ１
２は従来のｇ＝２０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数９５個）、Ｂ１３は従来のｇ＝２０％、
ｂ＝９０％の時の（本発明の救済率／と従来の救済率）
と有効チップ数との関係を示している（有効チップ数９
８個）。
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数９２個）、Ｂ１
２は従来のｇ＝２０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数９５個）、Ｂ１３は従来のｇ＝２０％、
ｂ＝９０％の時の（本発明の救済率／と従来の救済率）
と有効チップ数との関係を示している（有効チップ数９
８個）。
【００６４】図９（ｂ）において、Ａ１４は本発明のｇ
＝５０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１５は本
発明のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１６は本発明のｇ＝５０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
＝５０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１５は本
発明のｇ＝５０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１６は本発明のｇ＝５０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
【００６５】また、Ｂ１４は従来のｇ＝５０％、ｂ＝６
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数８０個）、Ｂ１
５は従来のｇ＝５０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数８７．５個）、Ｂ１６は従来のｇ＝５０
％、ｂ＝９０％の時の（本発明の救済率／と従来の救済
率）と有効チップ数との関係を示している（有効チップ
数９５個）。
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数８０個）、Ｂ１
５は従来のｇ＝５０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数８７．５個）、Ｂ１６は従来のｇ＝５０
％、ｂ＝９０％の時の（本発明の救済率／と従来の救済
率）と有効チップ数との関係を示している（有効チップ
数９５個）。
【００６６】図９（ｃ）において、Ａ１７は本発明のｇ
＝８０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１８は本
発明のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１９は本発明のｇ＝８０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
＝８０％、ｂ＝６０％の時の（本発明の救済率／と従来
の救済率）と有効チップ数との関係を示し、Ａ１８は本
発明のｇ＝８０％、ｂ＝７５％の時の（本発明の救済率
／と従来の救済率）と有効チップ数との関係を示し、Ａ
１９は本発明のｇ＝８０％、ｂ＝９０％の時の（本発明
の救済率／と従来の救済率）と有効チップ数との関係を
示している。
【００６７】また、Ｂ１７は従来のｇ＝８０％、ｂ＝６
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数６８個）、Ｂ１
８は従来のｇ＝８０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数８０個）、Ｂ１９は従来のｇ＝８０％、
ｂ＝９０％の時の（本発明の救済率／と従来の救済率）
と有効チップ数との関係を示している（有効チップ数９
２個）。
０％の時の（本発明の救済率／と従来の救済率）と有効
チップ数との関係を示し（有効チップ数６８個）、Ｂ１
８は従来のｇ＝８０％、ｂ＝７５％の時の（本発明の救
済率／と従来の救済率）と有効チップ数との関係を示し
（有効チップ数８０個）、Ｂ１９は従来のｇ＝８０％、
ｂ＝９０％の時の（本発明の救済率／と従来の救済率）
と有効チップ数との関係を示している（有効チップ数９
２個）。
【００６８】よって、２ビット１セルでは、図８に示す
ように、ｇ：全不良率が５０％以下では、本発明の救済
率／従来の救済率が０．８近くで効果がある。また、４
ビット１セルでは、図９に示すように、ｇ：全不良率が
８０％以下でも、本発明の救済率／従来の救済率が０．
８近くで効果がある。
ように、ｇ：全不良率が５０％以下では、本発明の救済
率／従来の救済率が０．８近くで効果がある。また、４
ビット１セルでは、図９に示すように、ｇ：全不良率が
８０％以下でも、本発明の救済率／従来の救済率が０．
８近くで効果がある。
【００６９】図１０は本発明の一実施例による不良救済
用メモリセル（多値メモリ）の別の構成例を示す図であ
る。図においては、１ワードを８ビットとするメモリ製
品（２ビット１セル）を横に、８ビットづつ配置したも
のである。但し、この構成例の機能は１ワードを８ビッ
トとするメモリ製品であり、１ワードを１６ビットとす
るメモリ製品ではない。
用メモリセル（多値メモリ）の別の構成例を示す図であ
る。図においては、１ワードを８ビットとするメモリ製
品（２ビット１セル）を横に、８ビットづつ配置したも
のである。但し、この構成例の機能は１ワードを８ビッ
トとするメモリ製品であり、１ワードを１６ビットとす
るメモリ製品ではない。
【００７０】この場合、従来の技術では８個の冗長セル
が必要であるが、上位ビット（最下位以外のビット）に
不良がある場合、本発明の一実施例による別の不良救済
用メモリセルでは不良の有無のみの情報を冗長セルに記
憶させることによって、５個の冗長セルで対応すること
ができる。
が必要であるが、上位ビット（最下位以外のビット）に
不良がある場合、本発明の一実施例による別の不良救済
用メモリセルでは不良の有無のみの情報を冗長セルに記
憶させることによって、５個の冗長セルで対応すること
ができる。
【００７１】このように、多値メモリで、冗長セルに格
納したデータを使って１ワードあたり１ビットの不良ビ
ットの訂正を行うＥＣＣを搭載するメモリ製品を用いる
装置で、不良があるセルにおいて少なくとも最下位ビッ
トに不良がある場合に救済範囲を限定することで、最下
位ビットに対して不良の有無及び不良位置情報を冗長セ
ルに持たせ、最下位以外のビットに対して不良の有無だ
けの情報を冗長セルに持たせることで、冗長セル数を減
らすことができる。
納したデータを使って１ワードあたり１ビットの不良ビ
ットの訂正を行うＥＣＣを搭載するメモリ製品を用いる
装置で、不良があるセルにおいて少なくとも最下位ビッ
トに不良がある場合に救済範囲を限定することで、最下
位ビットに対して不良の有無及び不良位置情報を冗長セ
ルに持たせ、最下位以外のビットに対して不良の有無だ
けの情報を冗長セルに持たせることで、冗長セル数を減
らすことができる。
【００７２】例えば、８ビットのデータに対して１ビッ
トの不良を救済するのに必要なＥＣＣ用ビットは不良の
有無／不良位置を特定するために４ビットを必要とする
が、不良の有無のみを特定する場合には１ビットで良
い。
トの不良を救済するのに必要なＥＣＣ用ビットは不良の
有無／不良位置を特定するために４ビットを必要とする
が、不良の有無のみを特定する場合には１ビットで良
い。
【００７３】救済範囲を上記のように限定するのは、セ
ルのしきい値電圧Ｖｔを３段階以上に設定できることに
よって多値を実現する多値メモリ［例えば、マスクＲＯ
Ｍ（リードオンリメモリ）のイオン注入量、フラッシュ
（Ｆｌａｓｈ）の書込み量によって実現］の場合、セル
に設定できるしきい値電圧Ｖｔ各々と出力ビット各々と
の対応を、隣合うしきい値電圧Ｖｔが必ず最下位ビット
が反転するように設定することで、しきい値電圧Ｖｔの
バラツキによる不良があるセルの場合に少なくとも最下
位ビットが反転するので、この不良が多い場合には本発
明による冗長セル削減によるメリットが、救済範囲限定
による救済率ダウンのデメリットを上回るからである。
ルのしきい値電圧Ｖｔを３段階以上に設定できることに
よって多値を実現する多値メモリ［例えば、マスクＲＯ
Ｍ（リードオンリメモリ）のイオン注入量、フラッシュ
（Ｆｌａｓｈ）の書込み量によって実現］の場合、セル
に設定できるしきい値電圧Ｖｔ各々と出力ビット各々と
の対応を、隣合うしきい値電圧Ｖｔが必ず最下位ビット
が反転するように設定することで、しきい値電圧Ｖｔの
バラツキによる不良があるセルの場合に少なくとも最下
位ビットが反転するので、この不良が多い場合には本発
明による冗長セル削減によるメリットが、救済範囲限定
による救済率ダウンのデメリットを上回るからである。
【００７４】尚、上記説明で最下位ビットとしているの
は１つの例であり、最下位ビット以外の特定ビットに置
き換えても同様の考え方を適用することで、同様の効果
を発揮する回路を実現することができる。
は１つの例であり、最下位ビット以外の特定ビットに置
き換えても同様の考え方を適用することで、同様の効果
を発揮する回路を実現することができる。
【００７５】
【発明の効果】以上説明したように本発明によれば、１
個のメモリセルに複数のビットデータを記憶しかつ冗長
セルに格納したデータを用いて不良ビットの訂正を行う
不良救済用メモリセルにおいて、不良があるセルにおい
て少なくとも予め設定された特定ビットに不良がある場
合に救済範囲を限定することによって、ＥＣＣを使用し
た場合でも、より少ない冗長セルで構成することができ
るという効果がある。
個のメモリセルに複数のビットデータを記憶しかつ冗長
セルに格納したデータを用いて不良ビットの訂正を行う
不良救済用メモリセルにおいて、不良があるセルにおい
て少なくとも予め設定された特定ビットに不良がある場
合に救済範囲を限定することによって、ＥＣＣを使用し
た場合でも、より少ない冗長セルで構成することができ
るという効果がある。
【図１】本発明の一実施例による不良救済用メモリセル
の構成例を示す図である。
の構成例を示す図である。
【図２】本発明の一実施例による不良救済用メモリセル
の他の構成例を示す図である。
の他の構成例を示す図である。
【図３】本発明の一実施例による多値メモリを使用した
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図４】図３の上位誤りビット特定回路の構成を示す回
路図である。
路図である。
【図５】図３の記憶装置の動作を示すタイミングチャー
トである。
トである。
【図６】本発明の一実施例による多値メモリのワード線
の動作を示す図である。
の動作を示す図である。
【図７】図６に示すワード線の動作時のセンスアンプ及
びラッチ・エンコード回路の出力結果を示す図である。
びラッチ・エンコード回路の出力結果を示す図である。
【図８】（ａ）〜（ｃ）は本発明の一実施例による２ビ
ット１セルにおける本発明の救済率と従来の救済率との
関係を示す図である。
ット１セルにおける本発明の救済率と従来の救済率との
関係を示す図である。
【図９】（ａ）〜（ｃ）は本発明の一実施例による４ビ
ット１セルにおける本発明の救済率と従来の救済率との
関係を示す図である。
ット１セルにおける本発明の救済率と従来の救済率との
関係を示す図である。
【図１０】本発明の一実施例による不良救済用メモリセ
ルの別の構成例を示す図である。
ルの別の構成例を示す図である。
【図１１】従来例による不良救済用メモリセルの構成例
を示す図である。
を示す図である。
【図１２】従来例による多値メモリを使用した記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
１ メモリセル ２ センスアンプ ３ ラッチ・エンコード回路 ４ パリティ比較回路 ５ 最下位誤りビット特定回路 ６ 上位誤りビット特定回路 ７ データ用切換え回路 ８ 訂正用切換え回路 ９ 補正回路 １１−１〜１１−８ ナンド回路 １２−１〜１２−８ インバータ回路
フロントページの続き (56)参考文献 特開 平11−283396（ＪＰ，Ａ) 特開 平11−250695（ＪＰ，Ａ) 特開 平７−234823（ＪＰ，Ａ) 特開 平11−45595（ＪＰ，Ａ) 特開 平10−334697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/00 - 17/18 G06F 12/16
Claims (5)
- 【請求項１】 １個のメモリセルに複数のビットデータ
を記憶しかつ冗長セルに格納したデータを用いて不良ビ
ットの訂正を行う不良救済用メモリセルであって、 不良があるセルにおいて最下位ビットに不良がある場合
にのみ救済可能とし、 前記最下位ビットのエラー検出／訂正用の最下位用ＥＣ
Ｃビットに前記最下位ビットの不良の有無及び不良位置
情報を格納し、前記最下位用ＥＣＣビット以外の冗長セ
ルに各々対応するビットの不良の有無だけの情報を格納
するようにしたことを特徴とする不良救済用メモリセ
ル。 - 【請求項２】 前記最下位用ＥＣＣビットは、前記最下
位用ＥＣＣビット以外の冗長セルの未使用領域を使用す
ることを特徴とする請求項１記載の不良救済用メモリセ
ル。 - 【請求項３】 １個のメモリセルに複数のビットデータ
を記憶しかつ冗長セルに格納したデータを用いて不良ビ
ットの訂正を行う不良救済用メモリセルを用いる記憶装
置であって、 前記不良救済用メモリセルの不良があるセルにおいて最
下位ビットに不良がある場合にのみ救済可能とし、 前記不良救済用メモリセルから読出したデータを各メモ
リセル毎に前記最下位ビットのデータ及び前記最下位ビ
ット以外のビットのデータにエンコードするエンコード
手段と、 前記エンコード手段でエンコードされた前記最下位ビッ
ト以外のビットのデータで作成したパリティビットと前
記最下位ビット以外のビットのパリティビットとを比較
して前記最下位ビット以外のビットのデータの不良の有
無を判定するパリティ比較手段と、 前記エンコード手段でエンコードされた前記最下位ビッ
トのデータを基に前記最下位ビットのデータの不良の有
無と不良位置とを特定した最下位ビット用訂正信号を生
成する最下位ビット誤り特定手段と、 前記パリティ比較手段の比較結果と前記最下位ビット誤
り特定手段の最下位ビット用訂正信号とを基に前記最下
位ビット以外のビット用訂正信号を生成する最下位ビッ
ト以外のビット誤り特定手段と、 前記エンコード手段でエンコードされた前記最下位ビッ
トのデータと前記最下位ビット以外のビットのデータと
のどちらかを選択して出力するデータ用切換手段と、 前記最下位ビット誤り特定手段の最下位ビット用訂正信
号と前記最下位ビット以外のビット誤り特定手段の前記
最下位ビット以外のビット用訂正信号とのどちらかを選
択して出力する訂正用切換手段と、 前記訂正用切換手段からの訂正信号を基に前記データ用
切換手段からのデータを補正する補正手段とを有するこ
とを特徴とする記憶装置。 - 【請求項４】 前記最下位ビットのエラー検出／訂正用
の最下位用ＥＣＣビットに前記最下位ビットの不良の有
無及び不良位置情報を格納し、前記最下位用ＥＣＣビッ
ト以外の冗長セルに各々対応するビットの不良の有無だ
けの情報を格納するようにしたことを特徴とする請求項
３記載の記憶装置。 - 【請求項５】 前記最下位用ＥＣＣビットは、前記最下
位用ＥＣＣビット以外の冗長セルの未使用領域を使用す
ることを特徴とする請求項３または請求項４記載の記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31969698A JP3308915B2 (ja) | 1998-11-11 | 1998-11-11 | 不良救済用メモリセル及びそれを用いた記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31969698A JP3308915B2 (ja) | 1998-11-11 | 1998-11-11 | 不良救済用メモリセル及びそれを用いた記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000149592A JP2000149592A (ja) | 2000-05-30 |
| JP3308915B2 true JP3308915B2 (ja) | 2002-07-29 |
Family
ID=18113173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31969698A Expired - Fee Related JP3308915B2 (ja) | 1998-11-11 | 1998-11-11 | 不良救済用メモリセル及びそれを用いた記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3308915B2 (ja) |
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| JP5335779B2 (ja) * | 2008-05-12 | 2013-11-06 | パナソニック株式会社 | 半導体記録装置 |
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| KR101541736B1 (ko) * | 2008-09-22 | 2015-08-04 | 삼성전자주식회사 | 멀티-레벨 셀 플래시 메모리 장치에서의 ｌｓｂ 페이지 복구 방법 |
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| US9176812B1 (en) | 2012-05-22 | 2015-11-03 | Pmc-Sierra, Inc. | Systems and methods for storing data in page stripes of a flash drive |
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| US9208018B1 (en) | 2013-03-15 | 2015-12-08 | Pmc-Sierra, Inc. | Systems and methods for reclaiming memory for solid-state memory |
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| US9009565B1 (en) | 2013-03-15 | 2015-04-14 | Pmc-Sierra, Inc. | Systems and methods for mapping for solid-state memory |
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-
1998
- 1998-11-11 JP JP31969698A patent/JP3308915B2/ja not_active Expired - Fee Related
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| JP2000149592A (ja) | 2000-05-30 |
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