JPH02310899A - 自己訂正機能を有する半導体記憶装置 - Google Patents
自己訂正機能を有する半導体記憶装置Info
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- JPH02310899A JPH02310899A JP1132177A JP13217789A JPH02310899A JP H02310899 A JPH02310899 A JP H02310899A JP 1132177 A JP1132177 A JP 1132177A JP 13217789 A JP13217789 A JP 13217789A JP H02310899 A JPH02310899 A JP H02310899A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、自己訂正機能を有する半導体記憶装置に関
し、詳しくは、トンネル酸化膜をドレインＥに有するフ
ローティングゲートのＭＯＳをメモリセルとして用いる
ＥＥＰＲＯＭにおいて、誤り訂正回路を用いなくても誤
り訂正ができるような自己訂正機能を有する半導体記憶
装置に関する。
し、詳しくは、トンネル酸化膜をドレインＥに有するフ
ローティングゲートのＭＯＳをメモリセルとして用いる
ＥＥＰＲＯＭにおいて、誤り訂正回路を用いなくても誤
り訂正ができるような自己訂正機能を有する半導体記憶
装置に関する。
［従来の技術］
１Ｍビット以上のＲＯＭになると、不良ビットの発生す
る碇率が増加するために製品の歩留りが悪くなる。そこ
で、製品歩留りを向上させるために、従来、冗長メモリ
セルを設けて欠陥メモリセル或は欠陥メモリ全体を救済
したり、パリディビットを記憶するメモリセルと、パリ
ディ検査回路、そしてＥＣＣ回路等を内蔵してビット誤
りの検出と誤り訂正を行うことで部分的な欠陥ビットを
救済することが行われている。
る碇率が増加するために製品の歩留りが悪くなる。そこ
で、製品歩留りを向上させるために、従来、冗長メモリ
セルを設けて欠陥メモリセル或は欠陥メモリ全体を救済
したり、パリディビットを記憶するメモリセルと、パリ
ディ検査回路、そしてＥＣＣ回路等を内蔵してビット誤
りの検出と誤り訂正を行うことで部分的な欠陥ビットを
救済することが行われている。
［解決しようとする課題］
しかし、冗長メモリセルを用いるものでは内部配線によ
る救済が面倒であるばかりか、１００％の予備メモリセ
ルを冗長させる方式では、チップ寸法が倍となる欠点が
ある。
る救済が面倒であるばかりか、１００％の予備メモリセ
ルを冗長させる方式では、チップ寸法が倍となる欠点が
ある。
一方、ＦＣＣ回路方式を用いる救済の仕方では、パリデ
ィデータを記憶するメモリセルが必要となり、特に、誤
り訂正機能を持たせた場合、各データに対して１ビツト
のパリディビット付加では足りず、例えば、８ビツトの
データに対しては４ビツトのパリディというように全体
のセル量が通常のデータ記憶の場合に比べて１．５倍程
度も大きくなり、チップ面積が増大する欠点がある。
ィデータを記憶するメモリセルが必要となり、特に、誤
り訂正機能を持たせた場合、各データに対して１ビツト
のパリディビット付加では足りず、例えば、８ビツトの
データに対しては４ビツトのパリディというように全体
のセル量が通常のデータ記憶の場合に比べて１．５倍程
度も大きくなり、チップ面積が増大する欠点がある。
この発明は、このような従来技術の問題点を解決するも
のであって、チップ面積をほとんど増大させることなく
、また、ＥＣＣ回路を用いずに１ビツト訂正を行うこと
ができる自己訂正機能を有する半導体記憶装置を提供す
ることを目的とする。
のであって、チップ面積をほとんど増大させることなく
、また、ＥＣＣ回路を用いずに１ビツト訂正を行うこと
ができる自己訂正機能を有する半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明の自己訂正機
能を有する半導体記憶装置の構成は、ゲート電極に電子
又は正孔、の電荷を帯電することにより情報を記憶する
不揮発性のメモリセル複数と、これら複数のメモリセル
の少なくとも１つを選択するためにメモリセルに接続さ
れたワード線と、これら複数□のメモリセルのうち選択
されたメモリセルとの間でデータの授受を行うためにメ
モリセルに接続されたビット線と、ゲート電極に接続さ
れたセンス線とを具える、複数のメモリセルの一部にパ
リティデータを記憶するメモリアレイと、センス線にセ
ンス電圧を印加してメモリセルに記憶されたデータを読
出す第１の読出し回路及び第２の読出し回路と、第１の
読出し回路から得られる読出しデータ及び第２の読出し
回路から得られる読出しデータのそれぞれについてパリ
ディ検査を行うバリディ検査回路と、パリディ検査回路
の検査結果に応じて正しいとされる第１及び第２の読出
し回路の一方の出力を選択する選択回路とを備えていて
、第１の読出し回路が“１”又は“０”の情報を記憶し
ているゲート電極に帯電された電荷が抜けた状態のとき
にセンス電圧をがけてメモリセルに流れる電流値より小
さい値を“ｌ”又は“Ｏ”の検出Ｊ！準としてデータを
読出すものであり、第２の読出し回路が“１”又は“Ｏ
”の情報を記憶しているゲート電極に帯電された電荷が
抜ケｔ： 状ａのときにセンス電圧をかけてメモリセル
に流れる電流値より大きい値を“１”又は“０”の検出
基準としてデータを読出すものである。
能を有する半導体記憶装置の構成は、ゲート電極に電子
又は正孔、の電荷を帯電することにより情報を記憶する
不揮発性のメモリセル複数と、これら複数のメモリセル
の少なくとも１つを選択するためにメモリセルに接続さ
れたワード線と、これら複数□のメモリセルのうち選択
されたメモリセルとの間でデータの授受を行うためにメ
モリセルに接続されたビット線と、ゲート電極に接続さ
れたセンス線とを具える、複数のメモリセルの一部にパ
リティデータを記憶するメモリアレイと、センス線にセ
ンス電圧を印加してメモリセルに記憶されたデータを読
出す第１の読出し回路及び第２の読出し回路と、第１の
読出し回路から得られる読出しデータ及び第２の読出し
回路から得られる読出しデータのそれぞれについてパリ
ディ検査を行うバリディ検査回路と、パリディ検査回路
の検査結果に応じて正しいとされる第１及び第２の読出
し回路の一方の出力を選択する選択回路とを備えていて
、第１の読出し回路が“１”又は“０”の情報を記憶し
ているゲート電極に帯電された電荷が抜けた状態のとき
にセンス電圧をがけてメモリセルに流れる電流値より小
さい値を“ｌ”又は“Ｏ”の検出Ｊ！準としてデータを
読出すものであり、第２の読出し回路が“１”又は“Ｏ
”の情報を記憶しているゲート電極に帯電された電荷が
抜ケｔ： 状ａのときにセンス電圧をかけてメモリセル
に流れる電流値より大きい値を“１”又は“０”の検出
基準としてデータを読出すものである。
［作用］
従来からトンネル酸化膜をドレイン上に有するフローテ
ィングゲートのＭＯＳメモリセルで構成されるＥＥＦＲ
ＯＭが知られているが、これは、何度もプログラム／消
去を繰り返すと特性が劣化して書き換えできなくなる欠
点がある。
ィングゲートのＭＯＳメモリセルで構成されるＥＥＦＲ
ＯＭが知られているが、これは、何度もプログラム／消
去を繰り返すと特性が劣化して書き換えできなくなる欠
点がある。
このような性能は、一般的には、ｋき換え可能回数で表
されるが、標準的なメモリセルの、充電及び放電状態の
ゲート閾値電圧Ｖｔｃ（Ｖ）を書き換えサイクル数の関
数として示すと、後述する第２図（ａ）のようになり、
通常、１０４〜１０６程度までの書換が可能である。な
お、第２図の（ａ）において、ＴＨＯは、電荷がフロー
ティングゲートにないときの閾値であって、ＴＨｈは、
フローティングゲートに電子が注入されてメモリセルが
消去状態にあるときの閾値、ＴＨＬは、フローティング
ゲートに電荷（正孔）が注入され（或はフローティング
ゲートから電子が逃げ）でメモリセルに書込みが行われ
たときの閾値である。
されるが、標準的なメモリセルの、充電及び放電状態の
ゲート閾値電圧Ｖｔｃ（Ｖ）を書き換えサイクル数の関
数として示すと、後述する第２図（ａ）のようになり、
通常、１０４〜１０６程度までの書換が可能である。な
お、第２図の（ａ）において、ＴＨＯは、電荷がフロー
ティングゲートにないときの閾値であって、ＴＨｈは、
フローティングゲートに電子が注入されてメモリセルが
消去状態にあるときの閾値、ＴＨＬは、フローティング
ゲートに電荷（正孔）が注入され（或はフローティング
ゲートから電子が逃げ）でメモリセルに書込みが行われ
たときの閾値である。
ところで、ＥＥＰＲＯＭ％ＲＯＭ等のメモリを製造する
ときに、欠陥ビット（或は不良ビット）が発生する原因
としては、メモリセルの配線等の断線やショート、素子
形成領域の形成不良等によることもあるが、製造技術が
向丘した現在では、多くの場合このような原因の欠陥よ
りもフローティングゲートに対して電荷（或は電子）の
充電。
ときに、欠陥ビット（或は不良ビット）が発生する原因
としては、メモリセルの配線等の断線やショート、素子
形成領域の形成不良等によることもあるが、製造技術が
向丘した現在では、多くの場合このような原因の欠陥よ
りもフローティングゲートに対して電荷（或は電子）の
充電。
放電が１分にできないメモリセルによるものと考えられ
、前記の書換えサイクルの場合と同様に電荷抜けが発生
して、ゲート閾値電圧が目的とする値に設定されないで
欠陥ビットセルとなるものかはと゛んどと言える。そし
て、このことは、正常に閾値電圧が設定できないような
メモリセルに対して誤り訂正をすればほとんどのメモリ
の救済が可能であることを意味する。
、前記の書換えサイクルの場合と同様に電荷抜けが発生
して、ゲート閾値電圧が目的とする値に設定されないで
欠陥ビットセルとなるものかはと゛んどと言える。そし
て、このことは、正常に閾値電圧が設定できないような
メモリセルに対して誤り訂正をすればほとんどのメモリ
の救済が可能であることを意味する。
また、最近では、製造技術の向りにより、欠陥ビットセ
ルの数が減少しているにもかかわらず、従来のように、
冗長セルやパリディセルを多く設けて自己訂正機能を持
たせることはチップ面積当たりの製造コストを増加させ
る一因にもなっている。したがって、前記の構成のよう
にセンス電圧を印加してメモリセルに記憶されたデータ
を読出す第１の読出し回路及び第２の読出し回路を設け
て第１の読出し回路が電荷抜けでビット誤りとなるメモ
リセルに流れる電流値より小さな電流値を検出し、第２
の読出し回路が電荷抜けでビット誤りとなるメモリセル
に流れる電流値より大きな電流値を検出するようにして
いるので、電荷抜けで閾値が変化して欠陥となるメモリ
セルが内部に存在していてもいずれか一方の読出し回路
により正しいデータを読出すことが可能である。しかも
、データが正しいか否かは１ビツトのパリディを付加し
て記憶しておけば判別できるので、メモリセルの容量も
増加させないで済む。
ルの数が減少しているにもかかわらず、従来のように、
冗長セルやパリディセルを多く設けて自己訂正機能を持
たせることはチップ面積当たりの製造コストを増加させ
る一因にもなっている。したがって、前記の構成のよう
にセンス電圧を印加してメモリセルに記憶されたデータ
を読出す第１の読出し回路及び第２の読出し回路を設け
て第１の読出し回路が電荷抜けでビット誤りとなるメモ
リセルに流れる電流値より小さな電流値を検出し、第２
の読出し回路が電荷抜けでビット誤りとなるメモリセル
に流れる電流値より大きな電流値を検出するようにして
いるので、電荷抜けで閾値が変化して欠陥となるメモリ
セルが内部に存在していてもいずれか一方の読出し回路
により正しいデータを読出すことが可能である。しかも
、データが正しいか否かは１ビツトのパリディを付加し
て記憶しておけば判別できるので、メモリセルの容量も
増加させないで済む。
その結果、パリディセルに大きな容量を必要とせずに、
ＦＣＣ回路等が不要で、チップ占有面積の小さなメモリ
を実現することができる。
ＦＣＣ回路等が不要で、チップ占有面積の小さなメモリ
を実現することができる。
［実施例］
以下、この発明の一実施例について図面を用いて詳細に
説明する。
説明する。
第１図は、この発明の自己訂正機能を有する半導体記憶
装置を適用した一実施例のＥＥＰＲＯＭのブロック図、
第２図（ａ）及び（ｂ）は、ＥＥＰＲＯＭの動作閾値−
書込み回数特性及びメモリセル電流−センスアンプ電流
特性の説明図、第３図は、その訂正原理の説明図である
。
装置を適用した一実施例のＥＥＰＲＯＭのブロック図、
第２図（ａ）及び（ｂ）は、ＥＥＰＲＯＭの動作閾値−
書込み回数特性及びメモリセル電流−センスアンプ電流
特性の説明図、第３図は、その訂正原理の説明図である
。
第１図において、１は、メモリセルアレイであって、そ
の横に図示する２は、メモリアレイを構成する各メモリ
セルの構造であって、メモリセルｌは、メモリセル２に
示されるようにフローティングゲートのＭＯＳで、その
ドレイン上に局所的に薄いトンネル酸化膜２Ｃを有した
メモリセルが配列されている。なお、２ａは、その選択
トランジスタであり、２ｂは、その記憶トランジスタで
ある。
の横に図示する２は、メモリアレイを構成する各メモリ
セルの構造であって、メモリセルｌは、メモリセル２に
示されるようにフローティングゲートのＭＯＳで、その
ドレイン上に局所的に薄いトンネル酸化膜２Ｃを有した
メモリセルが配列されている。なお、２ａは、その選択
トランジスタであり、２ｂは、その記憶トランジスタで
ある。
また、このメモリセルアレイ１は、データを記憶するデ
ータメモリセル１ａ、１ａ、 ・・・のほかに、パリ
ディメモリセル１ｂと、ワード線Ｉ Ｃ％ビット線１ｄ
、センス線ｌｅ１セル接地線１ｆ等を備えている。そし
て、ワード線ＩＣは、ローデコーダ３に接続され、ビッ
ト線１ｄは、カラムデコーダ４によりスイッチングされ
るスイッチ群４ａの各スイッチにそれぞれ接続され、こ
れらスイッチを介してそれぞれに対応する一対の第１．
第２のセンスアンプ５ａ、６’ａ、５ｂ＋ ８ｂ、
φｍ。
ータメモリセル１ａ、１ａ、 ・・・のほかに、パリ
ディメモリセル１ｂと、ワード線Ｉ Ｃ％ビット線１ｄ
、センス線ｌｅ１セル接地線１ｆ等を備えている。そし
て、ワード線ＩＣは、ローデコーダ３に接続され、ビッ
ト線１ｄは、カラムデコーダ４によりスイッチングされ
るスイッチ群４ａの各スイッチにそれぞれ接続され、こ
れらスイッチを介してそれぞれに対応する一対の第１．
第２のセンスアンプ５ａ、６’ａ、５ｂ＋ ８ｂ、
φｍ。
５＋ ｅ ６ｔ 、＊＊＊、５ｎ＋ Ｏｎに接続されて
いる。また、センス線１ｅは、スイッチ群４ａのうちの
所定のスイッチを経てセンス電圧線９に接続されている
。
いる。また、センス線１ｅは、スイッチ群４ａのうちの
所定のスイッチを経てセンス電圧線９に接続されている
。
ここで、第１のセンスアンプ（ＳＡＩ ）５ａ。
５ｂ、 ・会、５１．・・Φ、５ｎと第２のセンスア
ンプ（ＳＡ２ ） ｅａｔ ８ｂ、 ＊ ＊、 ａｓ
、 舎＊・、６ｎとは、それぞれ検出電流値が相違
していて、後述するように、第１のセンスアンプ５（５
ａ ＋ ５ ｂ ＋ ・番・、５ｎを代表するもの
として）がＥＥＰＲＯＭとして通常検出するレベルの所
定の閾値と相違する第１の電流値の閾値を有していて消
去吠態（記憶値″Ｏ”）からの電荷抜けでビット誤り（
“ｌ”）となるメモリセルに流れる電流値より小さな電
流値を検出し、第２のセンスアンプ６ （８ａ ＝ ６
ｂ ＊ ・・ｇａ、 Ｏｎを代表するものとして）
が同様に通常検出するレベルの所定の閾値との相違する
第１の電流値の閾値を有していて書込み吠態（記憶値“
１”）からの電荷抜けでビット誤り（“０”）となるメ
モリセルに流れる電流値より大きな電流値を検出するよ
うに設定されている。なお、これら第１及び第２のセン
スアンプ５，６のうちの１つは、パリディメモリセル１
ｂから１ビツトのパリディデータを受ける。
ンプ（ＳＡ２ ） ｅａｔ ８ｂ、 ＊ ＊、 ａｓ
、 舎＊・、６ｎとは、それぞれ検出電流値が相違
していて、後述するように、第１のセンスアンプ５（５
ａ ＋ ５ ｂ ＋ ・番・、５ｎを代表するもの
として）がＥＥＰＲＯＭとして通常検出するレベルの所
定の閾値と相違する第１の電流値の閾値を有していて消
去吠態（記憶値″Ｏ”）からの電荷抜けでビット誤り（
“ｌ”）となるメモリセルに流れる電流値より小さな電
流値を検出し、第２のセンスアンプ６ （８ａ ＝ ６
ｂ ＊ ・・ｇａ、 Ｏｎを代表するものとして）
が同様に通常検出するレベルの所定の閾値との相違する
第１の電流値の閾値を有していて書込み吠態（記憶値“
１”）からの電荷抜けでビット誤り（“０”）となるメ
モリセルに流れる電流値より大きな電流値を検出するよ
うに設定されている。なお、これら第１及び第２のセン
スアンプ５，６のうちの１つは、パリディメモリセル１
ｂから１ビツトのパリディデータを受ける。
７は、パリディ検査回路であって、各センスアンプ５の
出力を受けてこれら出力のＥＸＯＲを採るＥＸＯＲ回路
７ａと、各センスアンプ６の出力を受けてこれら出力の
ＥＸＯＲを採る一ＥＸＯＲ回路７ｂとで構成され、これ
らＥＸＯＲ回路？ ａ ＋７ｂの出力は、出力切換回路
８に入力される。
出力を受けてこれら出力のＥＸＯＲを採るＥＸＯＲ回路
７ａと、各センスアンプ６の出力を受けてこれら出力の
ＥＸＯＲを採る一ＥＸＯＲ回路７ｂとで構成され、これ
らＥＸＯＲ回路？ ａ ＋７ｂの出力は、出力切換回路
８に入力される。
１０は、第１及び第２のセンスアンプ５，６に対応して
設けられたゲート同郡からなる出力選択回路であって、
ゲート回路１０ａ、ｌｌａ、１０ｂ＋ １ｌｂｔ
＊＠＊、１０ｎｔ、ｌｌｎで構成され、前記の出力切換
回路８からのゲート信号（Ｇ、Ｇ）に応じて、第１のセ
ンスアンプ５に対応するゲート回路１０（１０ａｔ
Ｊｏｂ、１１４１＠ｌ Ｉｏｎを代表するものとして
）側或は第２のセンスアンプ６に対応するゲート回路１
１（ｌｌａ、ｌｌｂ。
設けられたゲート同郡からなる出力選択回路であって、
ゲート回路１０ａ、ｌｌａ、１０ｂ＋ １ｌｂｔ
＊＠＊、１０ｎｔ、ｌｌｎで構成され、前記の出力切換
回路８からのゲート信号（Ｇ、Ｇ）に応じて、第１のセ
ンスアンプ５に対応するゲート回路１０（１０ａｔ
Ｊｏｂ、１１４１＠ｌ Ｉｏｎを代表するものとして
）側或は第２のセンスアンプ６に対応するゲート回路１
１（ｌｌａ、ｌｌｂ。
・・・、ｌｌｎを代表するものとして）側の出力のいず
れか一方を選択することで第１及び第２のセンスアンプ
５．６のいずれか一方の出力を有効なちととして通過さ
せ、これら出力に対応してそれぞれ設けられたバッファ
１２ａ、１２ｂｔ ・・・、１２ｎにそれぞれの出力
を送出する。
れか一方を選択することで第１及び第２のセンスアンプ
５．６のいずれか一方の出力を有効なちととして通過さ
せ、これら出力に対応してそれぞれ設けられたバッファ
１２ａ、１２ｂｔ ・・・、１２ｎにそれぞれの出力
を送出する。
次に、その動作について、第２図及び第３図を参照して
詳細に説明する。
詳細に説明する。
第２図（ａ）は、トンネル酸化膜を有するフローティン
グゲートのＥＥＰＲＯＭの書換え回数と閾値の関係を示
すものである。横軸に示す書換え回数に対して消去／書
込みの閾値電圧の変化ＴＨｈ 、ＴＨｏ 、ＴＨＬを示
している。１０５以上から書換回数が増加するにつれて
、これらの閾値に差がなくなり、その特性が劣化する。
グゲートのＥＥＰＲＯＭの書換え回数と閾値の関係を示
すものである。横軸に示す書換え回数に対して消去／書
込みの閾値電圧の変化ＴＨｈ 、ＴＨｏ 、ＴＨＬを示
している。１０５以上から書換回数が増加するにつれて
、これらの閾値に差がなくなり、その特性が劣化する。
なお、前述したように、ＴＨｏは、電荷がフローティン
グゲートに帯電されていないときの閾値であって、通常
、１ｖ程度の値である。ＴＨｈは、フローティングゲー
トに電子が注入されてメモリセルが消去吠態にあるとき
の閾値であり、通常、７ｖ程度の値である。ＴＨＬは、
フローティングゲートに電荷（正孔）が注入され（或は
フローティングゲートから電子が逃げ）でメモリセルに
書込みが行われたときの閾値であり、通常、−４Ｖ程度
の値である。
グゲートに帯電されていないときの閾値であって、通常
、１ｖ程度の値である。ＴＨｈは、フローティングゲー
トに電子が注入されてメモリセルが消去吠態にあるとき
の閾値であり、通常、７ｖ程度の値である。ＴＨＬは、
フローティングゲートに電荷（正孔）が注入され（或は
フローティングゲートから電子が逃げ）でメモリセルに
書込みが行われたときの閾値であり、通常、−４Ｖ程度
の値である。
ここで、書換回数１０５以上における前記の特性の劣化
は、フローティングゲートに電荷（正孔或は電子）が充
電された電荷が抜ける（電荷抜け）ことから生じる。こ
れと同様なことが欠陥ビットのメモリセルには生じてい
ると言える。
は、フローティングゲートに電荷（正孔或は電子）が充
電された電荷が抜ける（電荷抜け）ことから生じる。こ
れと同様なことが欠陥ビットのメモリセルには生じてい
ると言える。
第２図の（ｂ）は、この場合の電荷抜けとそうなっては
いない場合のメモリセルに流れる電流値とセンスアンプ
に流れる検出電流値との関係を示している。なお、その
縦軸はメモリセルに流れる電流値［μＡ］である。
いない場合のメモリセルに流れる電流値とセンスアンプ
に流れる検出電流値との関係を示している。なお、その
縦軸はメモリセルに流れる電流値［μＡ］である。
ここで、ＩＯは、フローティングゲートに帯電される電
荷が完全に抜けた場合あメモリセル２に流れる電流値で
あり、Ｉｔは、正の電荷が蓄積された場合のメモリの電
流値であり、Ｉ２は、負の電荷が蓄積された場合の同様
な電流値である。また、ｌｓｔは、第１のセンスアンプ
５の検出基準となる電流値であり、前記の第１の電流値
の閾値に対応する。ＩＳ２は、第２のセンスアンプ６の
検出基準となる電流値であり、前記の第２の電流値の閾
値に対応する。なお、この例は、例えば、センス線１ｄ
（センス電圧線９）に加える電圧を一定、例えば、２ｖ
とした場合である。
荷が完全に抜けた場合あメモリセル２に流れる電流値で
あり、Ｉｔは、正の電荷が蓄積された場合のメモリの電
流値であり、Ｉ２は、負の電荷が蓄積された場合の同様
な電流値である。また、ｌｓｔは、第１のセンスアンプ
５の検出基準となる電流値であり、前記の第１の電流値
の閾値に対応する。ＩＳ２は、第２のセンスアンプ６の
検出基準となる電流値であり、前記の第２の電流値の閾
値に対応する。なお、この例は、例えば、センス線１ｄ
（センス電圧線９）に加える電圧を一定、例えば、２ｖ
とした場合である。
さて、ここでは、これら各センスアンプの検出基準電流
値ＩＳ１．ＩＳ２と前記の電荷が完全に抜けた場合のメ
モリセルの電流値ＩＯとの間には、次の関係が成立して
いる必要がある。
値ＩＳ１．ＩＳ２と前記の電荷が完全に抜けた場合のメ
モリセルの電流値ＩＯとの間には、次の関係が成立して
いる必要がある。
ＩＳ２＞ＩＯ＞ＩＳＩ
このような関係にあれば、メモリセルの電流がＩＳ２を
越えているときには、第２のセンスアンプ６は、読出し
データ“１”を検出して“０”を出力することができ、
メモリセルの電流がＩＳ２未満のときには、読出しデー
タ“０”を検出して“１”を出力することができる。な
お、センスアンプの出力は、電流値に応じて反転動作を
する関係から書込みデータの内容とは逆にデータ書込み
状態で“０”、消去状態で“１”となるのが一般的であ
る。そこで、前記と同様に、メモリセルの電流がＩＳｌ
を越えているときには、第１のセンスアンプ５は、読出
しデータ“１”を検出して“０”出力を、メモリセルの
電流がＩＳＩ未溝のときには、読出しデータ“０”を検
出して“１”出力を発生することができる。
越えているときには、第２のセンスアンプ６は、読出し
データ“１”を検出して“０”を出力することができ、
メモリセルの電流がＩＳ２未満のときには、読出しデー
タ“０”を検出して“１”を出力することができる。な
お、センスアンプの出力は、電流値に応じて反転動作を
する関係から書込みデータの内容とは逆にデータ書込み
状態で“０”、消去状態で“１”となるのが一般的であ
る。そこで、前記と同様に、メモリセルの電流がＩＳｌ
を越えているときには、第１のセンスアンプ５は、読出
しデータ“１”を検出して“０”出力を、メモリセルの
電流がＩＳＩ未溝のときには、読出しデータ“０”を検
出して“１”出力を発生することができる。
以上は、電荷抜けの生じない状態（前記の第２図の（ａ
）のグラフで１０５程度までの特性）に対応するような
メモリセル２について、一定のセンス電圧、例えば２ｖ
程度の電圧をセンス線１ｅに加えて第１及び第２の電流
値の閾値に応じて各センスアンプに流れる電流の大小に
より“Ｏ” （書込み状態）か、“１” （消去状態）
を検出する場合である。しかし、欠陥ビットの発生する
メモリセルはこれと異なり、電荷抜は状態が生じている
。すなわち、第２図の（ｂ）の（イ）〜（ハ）のＯ→・
で示すように、フローティングゲートに電荷抜けが生じ
て、書込み状態にある正の電荷（正孔）が放電されてメ
モリセルに流れる電流値が電流値ＩＯ側にシフトしてい
る。また、あるメモリセルでは、逆に、（ニ）、 （
ホ）の０→・で示すように、フローティングゲートに電
荷抜けが生じて、書込み状態にある負の電荷（電子）が
放電されて電流値が同様に電流値１０側にシフトしてい
る。
）のグラフで１０５程度までの特性）に対応するような
メモリセル２について、一定のセンス電圧、例えば２ｖ
程度の電圧をセンス線１ｅに加えて第１及び第２の電流
値の閾値に応じて各センスアンプに流れる電流の大小に
より“Ｏ” （書込み状態）か、“１” （消去状態）
を検出する場合である。しかし、欠陥ビットの発生する
メモリセルはこれと異なり、電荷抜は状態が生じている
。すなわち、第２図の（ｂ）の（イ）〜（ハ）のＯ→・
で示すように、フローティングゲートに電荷抜けが生じ
て、書込み状態にある正の電荷（正孔）が放電されてメ
モリセルに流れる電流値が電流値ＩＯ側にシフトしてい
る。また、あるメモリセルでは、逆に、（ニ）、 （
ホ）の０→・で示すように、フローティングゲートに電
荷抜けが生じて、書込み状態にある負の電荷（電子）が
放電されて電流値が同様に電流値１０側にシフトしてい
る。
しかし、このような状態は、第１及び第２のセンスアン
プ５，６のいずれかにより正確なデータとして読出すこ
とが可能である。
プ５，６のいずれかにより正確なデータとして読出すこ
とが可能である。
すなわち、（イ）〜（ハ）の状態が生じているときには
、第１のセンスアンプ５の検出基準電流値（第１の電流
値閾値）ＩＳＩ より上側に電荷抜は状態の各電流値が
位置することからこの第１の電流値閾値■Ｓ１によりこ
の電荷抜けがあっても正確なデータを読出すことができ
る。また、（ニ）、（ホ）の状態が生じているときには
、第２のセンスアンプ６の検出基準電流値（第２の電流
値閾値）ＩＳ２よりＦ側に電荷抜は状態の各電流値が位
置することからこの第２の電流値閾値ＩＳ２によりこの
電荷抜けがあっても正確なデータを読出すことができる
。
、第１のセンスアンプ５の検出基準電流値（第１の電流
値閾値）ＩＳＩ より上側に電荷抜は状態の各電流値が
位置することからこの第１の電流値閾値■Ｓ１によりこ
の電荷抜けがあっても正確なデータを読出すことができ
る。また、（ニ）、（ホ）の状態が生じているときには
、第２のセンスアンプ６の検出基準電流値（第２の電流
値閾値）ＩＳ２よりＦ側に電荷抜は状態の各電流値が位
置することからこの第２の電流値閾値ＩＳ２によりこの
電荷抜けがあっても正確なデータを読出すことができる
。
第３図は、このような電荷抜は状態についての動作を説
明するものであって、メモリアレイ１に書込まれたある
１ワード（８ビツトで各桁をＤｏ＋Ｄ１．Ｄ２１ Ｄ
３１ Ｄ４１ Ｄ５１ Ｄ６１ Ｄ７とする）
の正しいデータビットが、例えば、第３図（ａ）の（イ
）に示す、”１０１００１１１”であって、偶数パリデ
ィとして、この場合のパリディビット（Ｐ）が“１”に
なっているとする。そして、この正しいデータビットで
は、偶数パリディが成立しているが％Ｄ３のメモリセル
のデータに電荷抜けが発生し、′０”が“１″の状態に
変化していると仮定すれば、このような（イ）のデータ
“ｔｏｔｏｏｔｔｔ”を第２のセンスアンプ６で読出し
たときには、第２図の（ｂ）の（イ）。
明するものであって、メモリアレイ１に書込まれたある
１ワード（８ビツトで各桁をＤｏ＋Ｄ１．Ｄ２１ Ｄ
３１ Ｄ４１ Ｄ５１ Ｄ６１ Ｄ７とする）
の正しいデータビットが、例えば、第３図（ａ）の（イ
）に示す、”１０１００１１１”であって、偶数パリデ
ィとして、この場合のパリディビット（Ｐ）が“１”に
なっているとする。そして、この正しいデータビットで
は、偶数パリディが成立しているが％Ｄ３のメモリセル
のデータに電荷抜けが発生し、′０”が“１″の状態に
変化していると仮定すれば、このような（イ）のデータ
“ｔｏｔｏｏｔｔｔ”を第２のセンスアンプ６で読出し
たときには、第２図の（ｂ）の（イ）。
（ロ）の関係では、Ｄ３のビット“０”が“１″に変化
して誤ったデータとして読出される。これは、（ロ）に
示すように、“１０１１０１１１”となる。このとき、
パリディビ・ットは“１”のままであり、パリディ検査
回路７のＥＸＯＲ回路７ｂにおけるパリディは成立しな
い。一方、前記のような電荷抜けのある（イ）のデータ
“１０１００１１１”を第１のセンスアンプ５で読出し
たときに、Ｄ３のビット“０”は“Ｏ”のままきなり、
（ハ）に示すように、その読出しデータは、′１０１０
０１１１”となり、正しいデータが得られる。このとき
のパリディビットは“１”のままであり、パリディ検査
回路７のＥＸＯＲ回路７ａにおけるパリディは成立する
。そこで、パリディの成立した正しいデータをＥＸＯＲ
回路７ａの出力に応じて選択すれば、誤り訂正がなされ
た正しいデータ（ニ）を得ることができる。
して誤ったデータとして読出される。これは、（ロ）に
示すように、“１０１１０１１１”となる。このとき、
パリディビ・ットは“１”のままであり、パリディ検査
回路７のＥＸＯＲ回路７ｂにおけるパリディは成立しな
い。一方、前記のような電荷抜けのある（イ）のデータ
“１０１００１１１”を第１のセンスアンプ５で読出し
たときに、Ｄ３のビット“０”は“Ｏ”のままきなり、
（ハ）に示すように、その読出しデータは、′１０１０
０１１１”となり、正しいデータが得られる。このとき
のパリディビットは“１”のままであり、パリディ検査
回路７のＥＸＯＲ回路７ａにおけるパリディは成立する
。そこで、パリディの成立した正しいデータをＥＸＯＲ
回路７ａの出力に応じて選択すれば、誤り訂正がなされ
た正しいデータ（ニ）を得ることができる。
このようなことから、第１のセンスアンプ５と第２のセ
ンスアンプ６とのデータをパリディ検査回路７において
パリディ検査をしてそれぞれの検出出力（ＥＸＯＲ回路
７ ａ ＋ ７ ｂの出力）を出力切換回路８の端子Ａ
、Ｈにそれぞれ加えてパリディが成立した側の出力に対
応する側のゲート信号を出力切換回路８の端子Ｇ、Ｇか
らそれぞれ発生させ、これらを出力選択回路１０の各ゲ
ート回路に送出してそれぞれのデータ選択選択信号（同
時にパリディが成立していない側の出力を他のゲート回
路に送出して非選択信号）とする。このことにより出力
選択回路１０の各ゲート回路（１０ａ。
ンスアンプ６とのデータをパリディ検査回路７において
パリディ検査をしてそれぞれの検出出力（ＥＸＯＲ回路
７ ａ ＋ ７ ｂの出力）を出力切換回路８の端子Ａ
、Ｈにそれぞれ加えてパリディが成立した側の出力に対
応する側のゲート信号を出力切換回路８の端子Ｇ、Ｇか
らそれぞれ発生させ、これらを出力選択回路１０の各ゲ
ート回路に送出してそれぞれのデータ選択選択信号（同
時にパリディが成立していない側の出力を他のゲート回
路に送出して非選択信号）とする。このことにより出力
選択回路１０の各ゲート回路（１０ａ。
１０ｂ、・−・、１０ｎ或はｌｌａ、ｌｌｂ、＠・・、
１１ｎの−・方）が正しいデータを通過させて各バッフ
ｙ１２（１２ａ、１２ｂ、Ｉ”、１２ｎを代表して）に
正しいデータを転送することができる。
１１ｎの−・方）が正しいデータを通過させて各バッフ
ｙ１２（１２ａ、１２ｂ、Ｉ”、１２ｎを代表して）に
正しいデータを転送することができる。
第３図の（ｂ）は、（ａ）の場合とは逆にデータビット
が“１”である記憶データについて電荷抜けが発生し、
Ｄ５の“１”が“０”となっている場合、（ホ）のデー
タ“１０１００１１１”を第２のセンスアンプ６で読出
したときに、Ｄ５のビット“１”は“１”として（へ）
に示す、“６１０１００１１１”の正しいデータが読出
され、パリディも成立している。一方、（ホ）のデータ
“１０１００１１１”を第１のセンスアンプ５で読出し
たときには、Ｄ５のビット“ｌ”は“０”に変化して、
（ト）に示すように、”１０１０００１１”の誤ったデ
ータが得°られ、パリディの不成立となる。そこで、こ
の場合には、（へ）の正しいデータが出力選択回路ｌＯ
で選択されてデータビット（チ）としてバッファ１２に
転送されることになる。
が“１”である記憶データについて電荷抜けが発生し、
Ｄ５の“１”が“０”となっている場合、（ホ）のデー
タ“１０１００１１１”を第２のセンスアンプ６で読出
したときに、Ｄ５のビット“１”は“１”として（へ）
に示す、“６１０１００１１１”の正しいデータが読出
され、パリディも成立している。一方、（ホ）のデータ
“１０１００１１１”を第１のセンスアンプ５で読出し
たときには、Ｄ５のビット“ｌ”は“０”に変化して、
（ト）に示すように、”１０１０００１１”の誤ったデ
ータが得°られ、パリディの不成立となる。そこで、こ
の場合には、（へ）の正しいデータが出力選択回路ｌＯ
で選択されてデータビット（チ）としてバッファ１２に
転送されることになる。
以Ｅ説明してきたが、実施例では、ＥＥＦＲＯＭの例を
挙げているが、この発明は、第１及び第２のセンスアン
プを設けて、これらセンスアンプの検出電流値に次の関
係が成立するようなメモリであれば、どのようなメモリ
であっても適用でき、ＥＥＰＲＯＭに限定されるもので
はない。
挙げているが、この発明は、第１及び第２のセンスアン
プを設けて、これらセンスアンプの検出電流値に次の関
係が成立するようなメモリであれば、どのようなメモリ
であっても適用でき、ＥＥＰＲＯＭに限定されるもので
はない。
ＩＳ２＞ＩＯ＞ＩＳＩ
ただし、ＩＳｌは、第１のセンスアンプの検出基草とな
る電流値であり％ＩＳ２は、第２のセンスアンプの検出
基窄となる電流値であり、Ｉｏは、“１”又は“０”の
情報を正又は負の電荷で記憶するメモリセルにおいて電
荷が完全に抜けた場合のメモリセルの電流値である。
る電流値であり％ＩＳ２は、第２のセンスアンプの検出
基窄となる電流値であり、Ｉｏは、“１”又は“０”の
情報を正又は負の電荷で記憶するメモリセルにおいて電
荷が完全に抜けた場合のメモリセルの電流値である。
実施例では、８００回路を用いずに誤り訂正を行ってい
るが、電荷抜は以外の欠陥メモリセルについて救済する
ために多少の誤り訂正を行うため、この発明の実施例に
示すようなセンスアンプにより正しいデータを読出すこ
とに加えて、さらに、８００回路を付加することをこの
発明はさまたげるものではない。
るが、電荷抜は以外の欠陥メモリセルについて救済する
ために多少の誤り訂正を行うため、この発明の実施例に
示すようなセンスアンプにより正しいデータを読出すこ
とに加えて、さらに、８００回路を付加することをこの
発明はさまたげるものではない。
［発明の効果コ
この発明にあっては、センス電圧を印加してメモリセル
に記憶されたデータを読出す第１の読出し回路及び第２
の読出し回路を設けて第１の読出し回路が電荷抜けでビ
ット誤りとな′るメモリセルに流れる電流値より小さな
電流値を検出し、第２の読出し回路が電荷抜けでビット
誤りとなるメモリセルに流れる電流値より大きな電流値
を検出するようにしているので、電荷抜けで閾値が変化
して欠陥となるメモリセルが内部に存在していてもいず
れか一方の読出し回路により正しいデータを読出すこと
が可能である。しかも、データが正しいか否かは１ピツ
トのパリディを付加して記憶しておけば判別できるので
、メモリセルの容量モ増加させないで済む。
に記憶されたデータを読出す第１の読出し回路及び第２
の読出し回路を設けて第１の読出し回路が電荷抜けでビ
ット誤りとな′るメモリセルに流れる電流値より小さな
電流値を検出し、第２の読出し回路が電荷抜けでビット
誤りとなるメモリセルに流れる電流値より大きな電流値
を検出するようにしているので、電荷抜けで閾値が変化
して欠陥となるメモリセルが内部に存在していてもいず
れか一方の読出し回路により正しいデータを読出すこと
が可能である。しかも、データが正しいか否かは１ピツ
トのパリディを付加して記憶しておけば判別できるので
、メモリセルの容量モ増加させないで済む。
その結果、パリディセルに大きな容量を必要とせずに、
８００回路等が不要で、チップ占有面積の小さなメモリ
を実現することができる。
８００回路等が不要で、チップ占有面積の小さなメモリ
を実現することができる。
【図面の簡単な説明】
第１図は、この発明の自己訂正機能を有する半導体記憶
装置を適用した一実施例のＥＥＰＲＯＭのブロック図、
第２図（ａ）及び（ｂ）は、ＥＥＰＲＯＭの動作閾値−
書込み回数特性及びメモリセル電流−センスアンプ電流
特性の説明図、第３図は、その訂正原理の説明図である
。 １・・・メモリセルアレイ、１ａ・・・データメモリセ
ル、１ｂ・・・バリディメモリセル、１ｃ・・・ワード
線、ｌｄ・・・ビット線、１ｅ・・・センス線、２・・
・メモリセル、２ａ・・・選択トランジスタ、２ｂ・・
・記憶トランジスタ、３・・・ローデコーダ、４・・・
カラムデコーダ、 ５＊ ５ａ＋ ５ｂ、５ｎ−・・第１のセンスアン
プ、ｅ、ｅａｔ ６ｂ＊ ６ｎ−・・第２のセンスアン
プ、７・・・パリディ検査回路、８・・・出力選択回路
、９・・・ゲート回路群。
装置を適用した一実施例のＥＥＰＲＯＭのブロック図、
第２図（ａ）及び（ｂ）は、ＥＥＰＲＯＭの動作閾値−
書込み回数特性及びメモリセル電流−センスアンプ電流
特性の説明図、第３図は、その訂正原理の説明図である
。 １・・・メモリセルアレイ、１ａ・・・データメモリセ
ル、１ｂ・・・バリディメモリセル、１ｃ・・・ワード
線、ｌｄ・・・ビット線、１ｅ・・・センス線、２・・
・メモリセル、２ａ・・・選択トランジスタ、２ｂ・・
・記憶トランジスタ、３・・・ローデコーダ、４・・・
カラムデコーダ、 ５＊ ５ａ＋ ５ｂ、５ｎ−・・第１のセンスアン
プ、ｅ、ｅａｔ ６ｂ＊ ６ｎ−・・第２のセンスアン
プ、７・・・パリディ検査回路、８・・・出力選択回路
、９・・・ゲート回路群。
Claims (2)
- （１）ゲート電極に電子又は正孔の電荷を帯電すること
により情報を記憶する不揮発性のメモリセル複数と、こ
れら複数のメモリセルの少なくとも１つを選択するため
に前記メモリセルに接続されたワード線と、これら複数
のメモリセルのうち選択されたメモリセルとの間でデー
タの授受を行うために前記メモリセルに接続されたビッ
ト線と、前記ゲート電極に接続されたセンス線とを具え
る、複数のメモリセルの一部にパリテイデータを記憶す
るメモリアレイと、前記センス線にセンス電圧を印加し
て前記メモリセルに記憶されたデータを読出す第１の読
出し回路及び第２の読出し回路と、第１の読出し回路か
ら得られる読出しデータ及び第２の読出し回路から得ら
れる読出しデータのそれぞれについてパリディ検査を行
うパリディ検査回路と、このパリディ検査回路の検査結
果に応じて正しいとされる第１及び第２の読出し回路の
一方の出力を選択する選択回路とを備え、第１の読出し
回路は“１”又は“０”の情報を記憶している前記ゲー
ト電極に帯電された電荷が抜けた状態のときに前記セン
ス電圧をかけて前記メモリセルに流れる電流値より小さ
い値を前記“１”又は“０”の検出基準としてデータを
読出すものであり、第２の読出し回路は“１”又は“０
”の情報を記憶している前記ゲート電極に帯電された電
荷が抜けた状態のときに前記センス電圧をかけて前記メ
モリセルに流れる電流値より大きい値を前記“１”又は
“０”の検出基準としてデータを読出すものであること
を特徴とする自己訂正機能を有する半導体記憶装置。 - （２）メモリセルはＭＯＳで構成され、ゲート電極は前
記ＭＯＳのドレイン上に局所的に設けられたトンネル酸
化膜を介して形成されたフローティングゲートであって
、メモリアレイはデータを記憶するメモリセルとパリデ
ィを記憶するメモリセルとで構成されるＥＥＰＲＯＭで
あり、第１及び第２の読出し回路はビット線に接続され
るセンスアンプであり、選択回路はパリディ検査回路か
ら検査結果を受けて第１及び第２の読出し回路のうちパ
リディが成立している側の読出し回路の出力を有効とす
るゲート回路であることを特徴とする請求項１記載の自
己訂正機能を有する半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132177A JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
| US07/517,694 US5151906A (en) | 1989-05-25 | 1990-05-02 | Semiconductor memory device having self-correcting function |
| DE69022287T DE69022287T2 (de) | 1989-05-25 | 1990-05-03 | Halbleiterspeicheranordnung mit selbstkorrigierender Funktion. |
| EP90108388A EP0399258B1 (en) | 1989-05-25 | 1990-05-03 | Semiconductor memory device having self-correcting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132177A JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310899A true JPH02310899A (ja) | 1990-12-26 |
| JPH0664918B2 JPH0664918B2 (ja) | 1994-08-22 |
Family
ID=15075179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132177A Expired - Fee Related JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5151906A (ja) |
| EP (1) | EP0399258B1 (ja) |
| JP (1) | JPH0664918B2 (ja) |
| DE (1) | DE69022287T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5428621A (en) * | 1992-09-21 | 1995-06-27 | Sundisk Corporation | Latent defect handling in EEPROM devices |
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| US7477547B2 (en) * | 2007-03-28 | 2009-01-13 | Sandisk Corporation | Flash memory refresh techniques triggered by controlled scrub data reads |
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