JP2509297B2 - 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ - Google Patents

自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ

Info

Publication number
JP2509297B2
JP2509297B2 JP63141401A JP14140188A JP2509297B2 JP 2509297 B2 JP2509297 B2 JP 2509297B2 JP 63141401 A JP63141401 A JP 63141401A JP 14140188 A JP14140188 A JP 14140188A JP 2509297 B2 JP2509297 B2 JP 2509297B2
Authority
JP
Japan
Prior art keywords
data
parity
read
memory cell
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63141401A
Other languages
English (en)
Other versions
JPH01133300A (ja
Inventor
喜久三 沢田
伸広 泊
友昭 吉田
幸次 棚川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP63141401A priority Critical patent/JP2509297B2/ja
Priority to US07/238,811 priority patent/US4901320A/en
Priority to EP88114183A priority patent/EP0305987B1/en
Priority to DE8888114183T priority patent/DE3877467T2/de
Publication of JPH01133300A publication Critical patent/JPH01133300A/ja
Application granted granted Critical
Publication of JP2509297B2 publication Critical patent/JP2509297B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的再書込み可能なプログラマブル読出
し専用メモリ（以下、EEPROMという）等の不揮発性半導
体記憶装置において、メモリセルの劣化によるビット誤
りを自己訂正できる自己訂正機能付半導体記憶装置、及
びそれを有するマイクロコンピュータに関するものであ
る。
（従来の技術） 従来、このような分野の技術としては、日経エレク
トロニクス（1983−９−26）日経マグロウヒル社「歩留
まり向上のためECC回路を内蔵した高速1Mビット・マス
クROM」P.195−210、日経エレクトロニクス（1980−
６−23）日経マグロウヒル社「バイト単位で電気的消去
可能な16kビットEEPROM」P.198−207、及び特公昭62−3
2823号公報に記載されるものがあった。以下、その構成
を図を用いて説明する。
第２図は前記文献に記載された従来の自己訂正機能
付半導体記憶装置において、ビット誤りを記憶装置内で
自動的に訂正する自己訂正機能の訂正原理図である。
この訂正原理図は４ビットのデータの場合を例示して
おり、４つのデータビットD0〜D3からなるデータ格納用
のメモリセル１と、３つのパリティビットP0〜P2からな
るパリティセルデータ格納用のパリティセル２とを有
し、その各データビットD0〜D3にはそれぞれビット線３
が接続されると共に、その各パリティビットP0〜P2には
それぞれパリティビット線４が接続されている。なお、
メモリセル１が2N個の場合は、（Ｎ＋１）個のパリティ
セル２が設けられる。ビット線３及びパリティビット線
４には、１ビットの誤りを検出するパリティ検出回路５
とその出力側に誤り場所指摘回路６とが接続され、さら
にその誤り場所指摘回路６の出力側とビット線３とに１
ビットの誤り訂正回路７が接続されている。ここで、１
ビットのパリティ検出回路５は３つの排他的論理和ゲー
ト（以下、EORという）５−１〜５−３で、誤り場所指
摘回路６は４つの論理積ゲート（以下、ANDという）６
−１〜６−４で、１ビットの誤り訂正回路７は４つのEO
R7−１〜７−４でそれぞれ構成されている。
次に、動作を説明する。
ビット線３と垂直方向（一般的にはワード線方向）で
偶数パリティが成立するように、パリティセルデータを
各パリティセル２に記憶させる。例えば、パリティビッ
トP0はデータビットD0,D2,D3との偶数パリティが成立し
ており、同様にパリティビットP1はデータビットD0,D1,
D3との偶数パリティ、パリティビットP2はデータビット
D0,D1,D2との偶数パリティがそれぞれ成立するようにな
っている。１ビットのパリティ検出回路５における各EO
R5−１〜５−３は、偶数パリティが成立していると出力
論理が“0"になっており、偶数パリティが成立していな
い場合、出力論理が“1"になる。例えば、EOR5−２はデ
ータビットD0,D1,D3を入力信号としており、D0＝0,D1＝
0,D2＝1,D3＝0,P1＝０のデータとなっていたとすると、
そのEOR5−２の出力は“0"である。今、データビットD1
に誤りがあり、“0"であるべきデータが“1"になってい
るとすると、EOR5−２の出力は“1"になる。同様に、EO
R5−３の出力も“1"になるので、AND6−２の出力が“1"
になる。この結果、データビットD1に接続されているEO
R7−２の出力が“0"に訂正され、正しい出力を得ること
ができる。
このような第２図の回路では、データビットD0〜D3の
誤りをその誤りが１ビット以内の場合は、誤りを引き起
こす原因となったメモリセルの故障モードとは完全に独
立して訂正可能であり、歩留り向上のための訂正原理と
して広く使用されている。
また、この種の訂正原理を利用した自己訂正機能付半
導体記憶装置をマイクロコンピュータに内蔵させる提案
もなされている。
第３図は、従来の自己訂正機能付半導体記憶装置を有
するマイクロコンピュータの記憶装置部分の構成ブロッ
ク図である。
マイクロコンピュータは、例えば制御及び演算機能を
有する中央処理装置（以下、CPUという）と、データ格
納用のメモリと、入出力装置とを備え、そのメモリ中に
第３図の半導体記憶装置が形成されている。
この自己訂正機能付半導体記憶装置は、図示しないCP
Uから出力される制御信号EACC,WACC,EROM,WROM,WAL等に
よって読み書きが制御されるもので、CPUに接続された
データバス８−１及びアドレスバス９のうち、そのデー
タバス８−１にはレジスタ10と誤り訂正符号発生及び訂
正回路11が接続されている。誤り訂正符号発生及び訂正
回路11には、データビット用バス８−2a及びパリティビ
ット用バス８−2bを介してデータ入出力ラッチ回路12が
接続され、さらにそのデータ入出力ラッチ回路12にはデ
ータビット及びパリティビット用のデータバス28−３を
介して入出力制御回路13が接続されている。入出力制御
回路13には、センスアンプ14、ローデコーダ15、コラム
デコーダ16及びマルチプレクサ17を介してメモリセルア
レイ18が接続され、さらにそのローデコーダ15及びコラ
ムデコーダ16がアドレスラッチ回路19を介してアドレス
バス９に接続されている。
ここで、メモリセルアレイ18は、2N個のデータ格納用
のメモリセル、及び（Ｎ＋１）個のパリティセルデータ
格納用のパリティセルより構成されている。レジスタ10
はデータを一時記憶するためのもので、制御信号EACCに
より記憶データをデータバス８−１に出力し、制御信号
WACCによりデータバス８−１上のデータを記憶する機能
を有している。誤り訂正符号発生及び訂正回路11は、第
２図のパリティ検出回路５、誤り場所指摘回路６、及び
誤り訂正回路７とほぼ同様の機能を有する回路が（Ｎ＋
１）ビット分設けられている。この誤り訂正符号発生及
び訂正回路11については、例えば上記文献に記載され
ている。
データ入出力ラッチ回路12は、制御信号EROMによりメ
モリセルアレイ18からの読出しデータを誤り訂正符号発
生及び訂正回路11へ出力し、制御信号WROMにより回路11
からの書込みデータをラッチする機能を有している。入
出力制御回路13は、CPUからの制御信号により、メモリ
セルアレイ18に対するデータの書込み動作、またはその
メモリセルアレイ18からのデータの読出し動作を制御す
る回路である。センスアンプ14はメモリセルアレイ18か
らの読出しデータの検知、増幅を行う回路、ローデコー
ダ15はアドレスバス９上のアドレスを解読してメモリセ
ルアレイ18の行方向を選択する回路、コラムデコーダ16
はアドレスバス９上のアドレスを解読してマルチプレク
サ17によりメモリセルアレイ18の列方向を選択させる回
路である。また、アドレスラッチ回路19は、制御信号WA
Lによりアドレスバス９上のアドレスをラッチする回路
である。
次に、第３図の書込み動作及び読出し動作を説明す
る。
レジスタ10に格納されたデータをメモリセルアレイ18
に書込む場合、制御信号EACCをアクティブにしてレジス
タ10内のデータをデータバス８−１に載せる。誤り訂正
符号発生及び訂正回路11は、データバス８−１上のデー
タを入力してパリティビットを発生する。データバス８
−１上のデータビットと、誤り訂正符号発生及び訂正回
路11からのパリティビットとは、制御信号WROMにより、
バス８−2a,8−2bを通してデータ入出力ラッチ回路12に
ラッチされる。アドレスバス９上のアドレスは、制御信
号WALによりアドレスラッチ回路19にラッチされ、ロー
デコーダ15により解読されてメモリセルアレイ18の行方
向が選択されると共に、コラムデコーダ16により解読さ
れマルチプレクサ17によってメモリセルアレイ18の列方
向が選択される。データ入出力ラッチ回路12にラッチさ
れたデータビット及びパリティビットは、データバス８
−３及び入出力制御回路13を通して、選択されたメモリ
セル及びパリティセルに書込まれる。
メモリセルアレイ18に記憶されているデータをレジス
タ10に読出す場合、アドレスバス９上のアドレスを制御
信号WALでアドレスラッチ回路19にラッチさせ、ローデ
コーダ15、コラムデコーダ16及びマルチプレクサ17によ
ってメモリセル及びパリティセルを選択する。選択され
たメモリセル及びパリティセルのデータは、センスアン
プ14で検知、増幅した後、入出力制御回路13及びデータ
バス８−３を通してデータ入出力ラッチ回路12に送り、
制御信号EROMにより誤り訂正符号発生及び訂正回路11へ
転送する。誤り訂正符号発生及び訂正回路11は、読出さ
れたデータビット及びパリティビットから誤り訂正を行
い、訂正したデータをデータバス８−１に載せる。そし
て制御信号WACCにより、データバス８−１上の読出しデ
ータをレジスタ10に記憶させれば、読出し動作が終了す
る。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題
があった。
第２図の自己訂正機能付半導体記憶装置では、メモリ
セル１に加えて複数のパリティセル２を必要とするた
め、自己訂正機能を有しない記憶装置に比べて大幅にチ
ップ面積が増大する。例えば、一般的に広く使用されて
い８ビットのデータ構成の記録装置に、第２図のような
自己訂正回路を付加した場合、パリティセルとして４ビ
ットを必要とし、総ビット数は自己訂正回路を付加しな
い場合に比べて1.5倍必要となる。つまり、メモリセル
配列部分のレイアウト面積は1.5倍必要となり、その上
訂正のための回路の面積が必要であり、それによってチ
ップ面積が増大し、それを解決することが困難であっ
た。さらに、チップ面積が増大すると、ウエハ当りの製
造個数が減少してコスト高になる上に、歩留りの低下を
もたらし、自己訂正機能による歩留り向上の効果を相殺
してしまう。特に第２図の回路では、前記文献に記載
されているように、メモリの欠陥密度が低くなると、チ
ップ面積増大の欠点の方が支配的になり、自己訂正機能
の付加による歩留りの向上分を打消してしまう。
また、第３図の自己訂正機能付半導体記憶装置では、
前記と同様に、複数のパリティセルを必要とするため、
マイクロコンピュータにおけるチップ面積が増大すると
共にコスト高になり、さらに誤り訂正符号発生及び訂正
回路11の構成が複雑になり、それらを解決することが困
難であった。
本発明は前記従来技術が持っていた課題として、チッ
プ面積の増大によるコスト高と歩留りの低下の点、さら
に誤り訂正符号発生及び訂正回路の構成が複雑になる点
について解決した自己訂正機能付半導体記憶装置及びそ
れを有するマイクロコンピュータを提供するものであ
る。
（課題を解決するための手段） 第１の発明は前記問題点を解決するために、自己訂正
機能付のEEPROM等の不揮発性半導体記憶装置において、
ゲート電極を有しデータを記憶する複数の不揮発性のメ
モリセルと、ゲート電極を有し前記メモリセルで発生す
るビット誤りを検出するためのデータを記憶する少なく
とも一つのパリティセルと、前記複数のメモリセル及び
パリティセルを同時に選択するためのワード線と、前記
メモリセルに対するデータの授受を行うビット線と、前
記パリティセルに対するデータの授受を行うパリティビ
ット線と、前記ワード線、ビット線及びパリティビット
線を介して前記任意のメモリセル及びパリティセルを選
択する選択手段と、前記選択手段で選択されたメモリセ
ル及びパリティセルのゲート電極に少なくとも二つのレ
ベルの第１と第２のセンス電圧を印加してそれらのメモ
リセル及びパリティセルの記憶データを読出し第１と第
２の読出しデータを出力するデータ読出し手段と、前記
第１の読出しデータのパリティ検査を行い前記選択した
メモリセルのビット誤りの有無を検出するパリティ検査
手段と、前記第１と第２の読出しデータの照合を行いそ
れらの一致、不一致状態を検出する照合手段と、前記照
合手段の照合結果と前記第１および第２の読出しデータ
のうちの少なくとも一方とを入力して前記第１および第
２の読出しデータを訂正する訂正手段とを備えている。
さらに、前記データ読出し手段は、前記第１のセンス電
圧を印加して前記第１の読出しデータを出力した後、前
記パリティ検出手段によってビット誤りが検出されたこ
とを条件として前記第２のセンス電圧を印加して前記第
２の読出しデータを出力する機能を有している。
第２の発明の自己訂正機能付半導体記憶装置では、第
１の発明中のデータ読出し手段、及び訂正手段を次のよ
うに変えている。すなわち、データ読出し手段は、第１
の発明中の選択手段で選択されたメモリセル及びパリテ
ィセルのゲート電極に、少なくとも二つのレベルの第１
と第２のセンス電圧を順序だてて印加してそれらのメモ
リセル及びパリティセルの記憶データを読出し、第１と
第２の読出しデータを出力する構成になっている。さら
に、訂正手段は、第１の発明中の照合手段の出力、パリ
ティ検査手段の出力、及び第1,第２の読出しデータの全
部または一部を入力して第１および第２の読出しデータ
を訂正する構成になっている。
また、第３の発明の自己訂正機能付半導体記憶装置を
有するマイクロコンピュータでは、不揮発性のメモリセ
ル及び少なくとも一つのパリティセルを有するメモリセ
ルアレイと、前記任意のメモリセル及びパリティセルを
選択する選択手段と、前記選択手段で選択されたメモリ
セル及びパリティセルに異なるレベルの第１と第２のセ
ンス電圧を印加してそれらのメモリセル及びパリティセ
ルの記憶データを読出すデータ読出し手段と、前記第１
のセンス電圧の印加により読出される前記メモリセル記
憶データに基づき、パリティビットを発生するパリティ
発生手段と、前記第１のセンス電圧の印加により読出さ
れる前記パリティセルの記憶データと前記パリティ発生
手段の出力との排他的論理和をとるパリティ検査用のEO
Rと、前記EORの出力をラッチするラッチ回路と、CPUと
を備えている。ここで、CPUは、マシンサイクルの一つ
で前記パリティ発生手段及びEORを用いた読出しのパリ
ティ検査を行い、次のマシンサイクルにおいて前記ラッ
チ回路の出力に基づき前記データ読出し手段で第２のセ
ンス電圧を印加して前記メモリセルの記憶データを読出
す自己訂正機能の付加された読出しサイクルを実行する
機能を有している。
（作 用） 第１の発明によれば、以上のように自己訂正機能付半
導体記憶装置を構成したので、パリティ検査手段は第１
のセンス電圧によりデータ読出し手段で読出した第１の
読出しデータのパリティ検査を行い、そのパリティ検査
の結果に基づき、前記データ読出し手段が第２のセンス
電圧を印加して第２の読出しデータを出力する。照合手
段は第１と第２の読出しデータの照合を行い、その照合
結果等により訂正手段が誤り訂正を行う。これにより、
誤りデータの自己訂正が可能となり、チップ面積の減
少、低コスト化、及び歩留りの向上が図れる。
第２の発明によれば、データ読出し手段により、少な
くとも二つの第１と第２のセンス電圧を順序だてて印加
し、少なくとも二つの第１と第２の読出しデータを出力
する。この第１と第２の読出しデータに基づき、パリテ
ィ検査、データの照合、及び誤り訂正が行われる。その
ため、第１の発明とほぼ同様の作用となるばかりか、回
路構成の簡略化が図れる。
また、第３の発明によれば、CPUにより実行される読
出しサイクルに従って、データ読出し手段は第１のセン
ス電圧を印加してメモリセル及びパリティセルの記憶デ
ータを読出す。パリティ発生手段はメモリセルの記憶デ
ータからパリティビットを発生し、それをEORに与え
る。EORはパリティ発生手段から出力されたパリティビ
ットと、パリティセルから読出されたパリティビットと
の一致、不一致を検出し、パリティエラーの有無を検出
する。このEORの出力はラッチ回路にラッチされる。デ
ータ読出し手段はラッチ回路の出力に基づき、パリティ
エラーが発生していなければ、第１センス電圧を印加し
てメモリセルアレイの記憶データを読出し、パリティエ
ラーが発生していれば、第２のセンス電圧を印加してメ
モリセルアレイの記憶データを読出す。この２回目の読
出しデータが自己訂正されたデータとなり、第１の発明
とほぼ同様の作用となる。従って前記課題を解決できる
のである。
（実施例） 先ず、自己訂正機能が付加される不揮発性半導体記憶
装置の特性をEEPROMを例にとり、説明する。
EEPROMについてのメモリセルと、その書換えの原理及
び特性については前記文献に記載されており、第４図
（ａ）にEEPROMメモリセルの１ビットの構成を、第４図
（ｂ）にその消去及び書込みの各部の電圧状態を示す。
第４図（ａ）において、EEPROMのメモリセルは選択用
トランジスタ20と、例えばフローティングゲート21aを
有する２層ポリシリコンゲートの記憶用トランジスタ21
とを備えている。選択用トランジスタ20は、そのドレイ
ン電極がビット線22に、そのゲート電極がワード線23
に、そのソース電極が記憶用トランジスタ21のドレイン
電極にそれぞれ接続されている。記憶用トランジスタ21
はそのゲート電極がセンス線（またはプログラム線）24
に、そのソース電極がセル接地線25にそれぞれ接続され
ている。なお、ソース電極、ドレイン電極及びゲート電
極は、以下単にソース、ドレイン及びゲートという。記
憶用トランジスタ21のフローティングゲート21aは、そ
のドレイン上で局所的に薄い酸化膜（トンネル酸化膜と
いう）を半導体基板間に形成している。データの消去及
び書込みは、このトンネル酸化膜を介して電子や正孔が
フローティングゲート21aに注入されることにより行わ
れる。
第４図（ｂ）に示すように、例えば読出し時には、ビ
ット線22が2V、ワード線23が5V、センス線24が2V、セル
接地線25が0Vになっており、選択用トランジスタ20がオ
ン状態である。記憶用トランジスタ21のフローティング
ゲート21aに電子が蓄積されている場合、センス線24か
らみた記憶用トランジスタ21の閾値電圧Vtcはフローテ
ィングゲート21aに何の電荷も蓄積されていないときに
比べて高くなる。この記憶用トランジスタ21の閾値電圧
Vtcがセンス線24の電圧より高い場合、そのトランジス
タ21はオフ状態であり、閾値電圧Vtcがセンス線24の電
圧より低い場合、トランジスタ21がオン状態となる。そ
の状態がオン状態の選択用トランジスタ20を通してビッ
ト線22へ出力される。
消去時には、ビット線22は0V、ワード線23及びセンス
線24は高電圧、例えば20V、セル接地線25は0Vになり、
記憶用トランジスタ21のフローティングゲート21aとド
レイン間に、トンネル効果による電子注入をおこすのに
十分な電位差が誘起される。従って消去時には、電子の
フローティングゲート21aに注入されるので、閾値電圧V
tcは高くなる。
書込み時には、ビット線22及びワード線23は高電位、
例えば20V、センス線24は0V、セル接地線25はフローテ
ィング（浮遊）状態となり、オン状態の選択用トランジ
スタ20を通して記憶用トランジスタ21のフローティング
ゲート21aとそのドレイン間に、消去とは逆方向の電圧
が誘起されるので、電子はフローティングゲート21aか
ら抜け、正孔がそのゲート11aに注入されてくる。従っ
て書込み時には、閾値電圧Vtcが低くなる。
前記第４図（ａ）のメモリセルを繰返し書換えた時の
特性例を第５図に示す。
第５図は左側縦軸に閾値電圧Vtcを、横軸に書換え回
数（回）をとり、消去時及び書込み時の閾値電圧Vtcの
変化を書換え回数に対してプロットしたものである。書
換え時の高電圧Vpp及び書込み時間は一定である。第５
図のL1は、電荷（チャージ）がフローティングゲート21
aにないときの閾値電圧Vtcで、例えば1V、L2は消去時の
閾値電圧Vtc、L3は書込み時の閾値電圧Vtcである。
EEPROMのメモリセルは、書換えることにより、電子が
通過するところのトンネル酸化膜内に電子や正孔の補獲
準位を発生するので、閾値電圧Vtcの低下やデータ保持
時間の低減、絶縁耐圧の減少等の劣化が生じる。第５図
において、103回程度では閾値電圧Vtcの減少はみられな
いが、104回以上では閾値電圧Vtcが減少し始め、106回
以上では消去時の閾値電圧Vtcと書込み時の閾値電圧Vtc
とに余り差がみられなくなっている。例えば、103回で
の消去時及び書込み時の閾値電圧Vtcはそれぞれ7V、−4
Vであるが、106回でのそれは4V、0.5Vとなっている。
さて、第５図のL2,L3のような特性をもつメモリセル
を用いた記憶装置の場合、例えば読出し時にセンス線に
2Vを印加し、ビット線からメモリセルを通して流れる電
流の大小をセンスアンプにより検知、増幅し、メモリセ
ルの電流値が大きい、つまり書込み状態の場合、出力端
子に“0"を、電流値が小さく、つまり消去状態の場合、
出力端子に“1"を出力するのが一般的である。このよう
な記憶装置の場合、前記電流値の大小を区別する、いわ
ゆる感度電流値Is（このときのセンス線の電圧を感度電
圧Vsという）は、記憶用トランジスタのゲートに閾値電
圧Vtcを印加した時に流れる電流値Itより通常大きくな
っている。例えば、第５図において閾値電圧VtcがL1
（＝1V）の時の感度電圧VsはS1（＝3V）となり、センス
線に3Vの電圧が印加されると、センスアンプが反転する
ように設定されている。同様に、閾値電圧VtcがL2の時
の感度電圧VsはS2（≒9V）であり、閾値電圧VtcがL3の
時の感度電圧VsはS3（≒−2V）である。読出し時のセン
ス線のセンス電圧Vr1を2Vとすると、 S2＞S1＞Vr1＞S3 ……（１） の関係が成り立つ。
（１）式の関係が成立している記憶装置において、何
らかの不良原因、例えば書換え回数の増加による酸化膜
の耐圧不良や、ピンホールによるリーク不良等が原因で
メモリセルの閾値電圧Vtcが変動した場合を考える。
第６図に前記（１）式の関係が成り立つメモリセルの
特性を示す。符号の意味はすべて第５図と同じである。
第６図において、書込まれた状態にあるメモリセルか
ら電荷が完全に抜けた場合（ａ）を考える。この場合、
感度電圧Vsは例えばS3（＝−2V）からS1（＝3V）へ変化
し、センス電圧VrがVr1（＝2V）であるので、センスア
ンプを経た出力データは“0"から“1"へ変化する。次
に、消去された状態にあるメモリセルから電荷が完全に
抜けた場合（ｂ）は、感度電圧Vsが例えばS2（＝9V）か
らS1（＝3V）へ変化するが、センス電圧VrがVr1（＝2
V）であるので、出力データは“1"のままである。従っ
て消去された状態にあるメモリセルから電荷が部分的に
抜けた場合（ｃ）も、出力データは“1"のままである。
書込みの状態にあるメモリセルから電荷が部分的に抜
けた場合において、抜けた後のメモリセルの感度電圧Vs
がセンス電圧Vr1より高い時（ｄ）には出力データが
“0"→“1"へ変化し、抜けた後のメモリセルの感度電圧
Vsがセンス電圧Vr1より低い時（ｅ）には出力データが
“0"のままである。
以上の状態をまとめると、（ａ），（ｄ）のビットは
“0"→“1"に出力が変化し、（ｂ），（ｃ）のビットは
“1"→“1"で変化せず、さらに（ｅ）のビットは“0"→
“0"で変化しない。つまり、前記（１）式を満たすよう
に回路及びメモリセルを設定した記憶装置は、消去され
た状態にあるメモリセルから電荷が抜けても、出力デー
タが変わらないが、書込み状態にあるメモリセルから電
荷が抜けると、出力データが変化する。
そこで第1,第２の発明の要旨は、期待するデータから
変化したメモリセルを検出するために、読出し時の第１
のセンス電圧Vr1とは異なる第２のセンス電圧Vr2を印加
し、第１のセンス電圧Vr1を印加した時の出力データと
第２のセンス電圧Vr2を印加した時の出力データとの違
いにより、閾値電圧Vtcの変化したメモリセルを検出
し、もとの期待値を訂正することにある。
第1,第２の発明の原理を第６図及び第７図（１），
（２）を参照しつつ説明する。なお、第７図（１）は第
６図の（ａ）の場合において、メモリセル配列の１単位
が１バイト（８ビット）のデータビットD0〜D7と１ビッ
トのパリティビットＰを有するときの訂正原理図、同じ
く第７図（２）は第６図の（ｂ）の場合の訂正原理図で
ある。
第６図において、例えばセンス電圧Vr1＝2V及びVr2＝
5Vで読出した場合、第６図の（ａ）のときには、Vr1＝2
Vでは出力データが“0"→“1"に変化するが、Vr2＝5Vで
は出力データが“0"→“0"で変化しない。また第６図の
（ｂ）のときには、Vr1＝2Vでは出力データが“1"→
“1"で変化しないが、Vr2＝5Vでは出力データが“1"→
“0"に変化する。この現象を利用し、閾値電圧Vtcが変
化したメモリセルの検出と訂正を行う。
次に、第７図（１），（２）においてパリティビット
Ｐは偶数パリティが成立するようパリティセル情報を記
憶させる。
第６図の（ａ）に相当する第７図（１）の場合とし
て、データビットD1の記憶用メモリセルから電荷が抜け
た時、センス電圧がVr1の時、データビットD1は“0"→
“1"に変化し、偶数パリティが不成立となる。次にセン
ス電圧をVr2に上昇させた場合、データビートD1は“0"
→“0"と変化しない。他のデータビットD0,D2〜D7、及
びパリティビットＰも、このセンス電圧Vr2ではデータ
が変化しないので、この時、偶数パリティが成立する。
次に、センス電圧Vr1の時のデータビット値及びパリテ
ィビット値と、センス電圧Vr2の時のデータビット値及
びパリティビット値とを、各データビットD0〜D7及びパ
リティビットＰ毎に排他的論理和をとる。この排他的論
理和において、正常なビット、つまり電荷の抜けが発生
していないメモリセルは、排他的論理和が“0"である
が、データビットD1においては排他的論理和が“1"とな
る。これにより、データビートD1に電荷の抜けがあった
ことを検出する。さらに、センス電圧Vr1の時のデータ
において偶数パリティが不成立なので、その時のデータ
ビットD1が“0"→“1"に変化していることが判明し、そ
の訂正を行う。
同様に第６図の（ｂ）に相当する第７図（２）の場合
を考える。データビットD2の記憶用メモリセルから電荷
が抜けた時、センス電圧がVr1の時はデータビットD2が
“1"→“1"で変化しない。次にセンス電圧がVr2に変化
した場合、データビットD2は“1"→“0"に変化し、偶数
パリティが成立しなくなる。このセンス電圧Vr1,Vr2時
のデータの排他的論理和をとることにより、データビッ
トD2に電荷の抜けがあったことを検出する。さらにセン
ス電圧Vr1時のデータにおいて偶数パリティが成立して
いるので、その時のデータが正しいと判定し、訂正を行
わずにそのデータを出力する。
以上のような訂正原理に基づき構成された自己訂正機
能付半導体記憶装置における１の発明の実施例を第１図
に示す。
第１図は自己訂正機能付EEPROMの回路図を示すもので
あり、メモリセルアレイ30を有している。このメモリセ
ルアレイ30は、データを記憶する複数の不揮発性メモリ
セル31、パリティデータを記憶する複数のパリティセル
32、及びセンス電圧をバイト単位に印加するための複数
の選択用トランジスタ33を有し、そのメモリセル31がワ
ード線34、ビット線35及びセンス線37に接続され、その
パリティセル32がワード線34、パリティビット線36及び
センス線37に接続されている。ワード線34はローデコー
ダ40に接続され、さらにビット線35及びパリティビット
線36はコラムデコーダ41で制御される信号選択用のマル
チプレクサ42を介して内部の入出力線（以下、I/O線と
いう）43に接続されている。ローデコーダ40、コラムデ
コーダ41及びマルチプレクサ42は、メモリセル31及びパ
リティセル32を選択する選択手段としての機能を有し、
そのうちローデコーダ40はメモリセルアレイ30における
ビット線方向の複数のメモリセル31をローアドレスによ
って選択する回路である。またコラムデコーダ41は、メ
モリセルアレイ30におけるワード線方向の例えば８個の
メモリセル31と１個のパリティセル32を１単位として繰
返しコラムアドレスによって選択する回路であり、その
選択されたメモリセル31及びパリティセル32が例えば９
本のI/O線43と１本のセンス線37に接続される。
各I/O線43はメモリセル31に対するデータの送受を行
う線であり、データの読出しとその増幅を行う例えば８
個のセンスアンプ50にそれぞれ接続され、さらにその各
センスアンプ50の出力側が８個のデータラッチ選択回路
51を介してデータ一時記憶用の各８個の第１と第２のラ
ッチ回路52,53にそれぞれ接続されている。センスアン
プ50、データラッチ選択回路51、第１のラッチ回路52、
及び第２のラッチ回路53は、各I/O線43毎に設けられて
いる。第１と第２のラッチ回路52,53の出力側は、１個
のEOR54とその出力側にインバータ53がそれぞれ接続さ
れ、そのインバータ55の出力によってデータラッチ選択
回路51が切換え制御されると共に、センス電圧設定手段
であるセンス電圧切換回路56が切換え制御される。ここ
で、センスアンプ50、データラッチ選択回路51、第１と
第２のラッチ回路52,53、及びセンス電圧切換回路56
は、データ読出し手段を構成している。またEOR54は、
前記データ読出し手段で読出したデータのパリティ検査
を行うパリティ検査手段、つまりパリティ検査回路とし
ての機能を有している。
第１と第２のラッチ回路52,53の出力側には、それら
のデータの一致、不一致状態の照合を行う照合手段であ
る照合回路60が接続され、さらにその照合回路60の出力
側に、読出しデータの訂正を行う訂正手段である自己訂
正回路70を介して８個のデータ出力端子80−０〜80−７
が接続されている。照合回路60は８個のEOR60−０〜60
−７で構成されている。また自己訂正回路70は、各EOR6
0−０〜60−７の出力側に接続された８個のインバータ7
1−０〜71−７と、各第１のラッチ回路52の出力側及び
前記インバータ70−０〜70−７の出力側に接続された８
個のAND72−０〜72−７とで構成され、そのAND72−０〜
72−７の出力側にデータ出力端子80−０〜80−７が接続
されている。
次に、第１図の動作を説明する。
読出しモードにおいて、メモリセル31の状態は第４図
で記した状態になっているとする。この時のセンス線37
のセンス電圧は第６図で述べたVr1の値になっている。
また、メモリセル31及びパリティセル32のデータは、予
め偶数パリティが成立するようにプログラムされてい
る。
今、ローデコーダ40及びコラムデコーダ41で選択され
た１バイト分のメモリセル31の記憶用トランジスタの内
の１個に欠陥が生じ、フローティングゲートに蓄積され
た正の電荷が抜けた場合を考える。
この場合、１バイト分のメモリセル31のデータは、マ
ルチプレクサ42、及びI/O線43を通してセンスアンプ50
により検知、増幅され、データラッチ選択回路41を介し
て第１および第２のラッチ回路52,53に格納される。第
１のラッチ回路52に格納された９ビットの第１の読出し
データは、EOR54により偶数パリティが成立しているか
否かの検査が行われ、偶数パリティが成立しているとそ
のEOR54の出力が“0"、成立していないとそのEOR54の出
力が“1"となる。ここで、センス電圧がVr1で、正の電
荷がフローティングゲートから抜けたメモリセル31が１
個あるので、第６図及び第７図で説明したように、偶数
パリティが不成立のためにEOR54の出力は“1"となる。E
OR54の出力が“1"となると、それがインバータ55で反転
され、データラッチ選択回路51によって第２のラッチ回
路53のみが選択され、センスアンプ50と第１のラッチ回
路52が切り離されてそのセンスアンプ50が第２のラッチ
回路53とのみ電気的に接続される。なお、EOR54の出力
が“0"の時は、データラッチ回路51は第１および第２の
ラッチ回路52,53を選択し、センスアンプ50を第１およ
び第２のラッチ回路52,53に接続するように働く。
EOR54の出力が“1"となると、センス電圧切換回路56
においてセンス電圧が切換わり、そのセンス電圧がVr1
からVr2へと上昇する。この際、メモリセルアレイ30の
状態は読出しモードのままで、同一のバイトが選択され
続けている。センス電圧がVr2になると、センスアンプ5
0からは第７図（１），（２）で示すようなデータが出
力される。すなわち、電荷が抜けたメモリセルは、セン
ス電圧がVr1の時にはセンスアンプ50により“1"と認識
されて偶数パリティが不成立になったが、センス電圧が
Vr2に上昇した時には“0"と認識される。このデータ
は、第２の読出しデータとして第２のラッチ回路53に格
納される。
第１および第２のラッチ回路52,53の出力は、各ビッ
ト単位にEOR60−０〜60−７に入力され、第１と第２の
ラッチ回路52,53の出力が一致していれば、そのEOR60−
０〜60−７の出力が“0"、一致していなければそのEOR6
0−０〜60−７の出力が“1"となる。電荷の抜けがない
データビットは、センス電圧をVr2にした時でもデータ
が変化しないので、第１と第２のラッチ回路52,53の出
力データが一致し、電荷の抜けがあるデータビットは、
第１と第２のラッチ回路52,53の出力データが一致しな
い。そして電荷の抜けがないデータビットのデータは、
第１のラッチ回路52の出力データと同じデータが自己訂
正回路70を通してデータ出力端子80−０〜80−７へ出力
されるが、電荷の抜けがあるデータビットのデータは、
インバータ71−０〜71−７及びAND72−０〜72−７によ
り、第１のラッチ回路52の出力データが訂正されてデー
タ出力端子80−０〜80−７に出力される。
次に、メモリセル31の記憶用トランジスタに蓄積され
た負の電荷が抜けた場合を考える。
この場合、センス電圧Vr1の時は負の電荷が抜けて
も、センスアンプ50の出力データが変化しない。そのた
め、偶数パリティは成立したままであり、読出しデータ
は訂正されることなく、データ出力端子80−〜80−７か
ら出力される。つまり、第１図の回路においては、負の
電荷が抜けた場合でも、読出し時において支障をきたさ
ないので、自己訂正されないようになっている。
本実施例では、次のような利点を有する。
従来は読出し時のデータビット長（例えば、８ビッ
ト）毎に複数のパリティビット（例えば、４ビット）が
必要であったのに対し、本実施例では前記データビット
長毎に１個のパリティセルを設けるだけで自己訂正機能
が実現できるので、従来のものに比べてチップ面積を大
幅に減少でき、それによってチップコストの低下が可能
となる。
本実施例の自己訂正機能を具備することにより、EE
PROMの書換え可能回数を見掛け上、増加させることが可
能となる。すなわち、EEPROMのメモリセルを書換えた場
合、そのメモリセリは次第に劣化していき、フローティ
ングゲートから電荷が抜けやすくなったり、書込み後の
メモリセルの閾値電圧が次第に高くなったり、あるいは
消去後のメモリセルの閾値電圧が次第に低くなったりす
る。ところが本実施例の自己訂正機能を用いれば、少な
くともデータ８ビットにつき、１ビット分のメモリセル
の劣化は自己訂正されるので、集積化されたEEPROMの場
合、見掛け上の書換え可能回数が増加する。例えば、64
Kビットのメモリ容量を考えた場合、本実施例の自己訂
正機能を具備していないと、64Kビット分の中の１ビッ
トでも書換えによるメモリセルの劣化が生じると、その
集積回路は不良となるが、本実施例の自己訂正機能を有
する場合、64Kビット分中の最大8Kビットが劣化したと
しても、自己訂正後はその集積回路が不良とならない。
本実施例の自己訂正機能は、書込み後のメモリセル
の劣化が読出し時のデータビット中、１ビットの場合だ
け自己訂正機能が働くのではなく、奇数ビット（1,3,5,
7ビット）劣化した場合も検知、訂正が可能である。こ
れに対して従来のものでは、読出し時のデータビット
中、１ビットの劣化のみ検知、訂正が可能で、２ビット
以上は訂正できなかった。従って本実施例の装置の方が
従来のものより、特定の劣化モードに関して検知、訂正
能力が大きい。
次に、第２の発明の実施例を第１図を参照しつつ説明
する。
第２の発明の実施例では、第１図のデータラッチ選択
回路51及びセンス電圧切換回路56を除去すると共に、照
合回路60の出力と、EOR54の出力と、第１のラッチ回路5
2から出力される第１の読出しデータと、第２のラッチ
回路53から出力される第２の読出しデータとの全部、あ
るいは一部を自己訂正回路70に入力し、その自己訂正回
路70によって前記第１および第２の読出しデータを自己
訂正する構成にしたものである。
そして任意のアドレスの読出し時において、ローデコ
ーダ40及びコラムデコーダ41によって選択されたメモリ
セル31及びパリティセル32のゲート電極に、センス線37
を通して少なくとも２通りの第１と第２のセンス電圧Vr
1,Vr2を順序だてて印加し、センスアンプ50により少な
くとも２通りの第１と第２の読出しデータを得て、その
第１の読出しデータを第１のラッチ回路52へ格納し、次
いでその第２の読出しデータを第２のラッチ回路53へ格
納すれば、第１の発明の実施例と同様に、EOR54による
パリティ検査、照合回路60による照合動作、及び自己訂
正回路70による誤り訂正が行え、それによって第１の発
明の実施例と同様の利点が得られるばかりか、パリティ
の成立の有無により動作するセンス電圧切換回路56及び
データラッチ選択回路51が不要となって回路構成が簡略
化できる。
第８図，第３の発明の実施例を示すもので、自己訂正
機能付半導体記憶装置を有するマイクロコンピュータの
記憶装置部分の構成ブロック図であり、第１図中の要素
と同一または共通の要素には同一の符号が付されてい
る。
先ず、第３の発明の自己訂正原理を説明する。
自己訂正の原理は第１の発明の原理に基づいており、
次のようになる。
（ａ） 例えばEEPROMのメモリセルにおいて、消去され
た状態（＝“1"）にあるメモリセルから電荷が抜けた場
合、通常のセンス電圧Vr1（＝2V）で読出しを行うと、
出力データは“1"のままであり、つまり、消去状態のメ
モリセルから“0"と誤って読出すことがない。
（ｂ） 書込み状態（＝“0"）にあるメモリセルから電
荷が抜けた場合、通常のセンス電圧Vr1（＝2V）で読出
しを行うと、出力データが“0"→“1"のように変化する
ことがある。センス電圧をVr（＝5V）のように上昇させ
て読出しを行えば、“0"が“1"になったデータの補正が
可能である。
（ｃ） 前記（ｂ）において、“0"が“1"に変化したか
否かは、パリティビットと読出しデータとの偶数パリテ
ィ（あるいは奇数パリティ）をチェックすることで検出
できる。
このような訂正原理（ａ）〜（ｃ）に基づき、次のよ
うな訂正方法〜を実行すれば、的確な自己訂正が行
える。
読出しは、必ず２回行う。
通常のセンス電圧Vr1（＝2V）で１回目の読出しを
行ってパリティのチェックを行う。パリティエラーが発
生した場合は、センス電圧をVr2（＝5V）のように上昇
させ、そうでない場合は通常のセンス電圧Vr1で２回目
の読出しを行う。
２回目の読出しデータが有効となる。
次に、以上のような訂正の原理及び方法に基づき構成
された第８図の実施例について説明する。
マイクロコンピュータは、例えばCPU、データ格納用
のメモリ、及び入出力装置を備え、そのメモリ中に第８
図の半導体記憶装置が形成されている。
この半導体記憶装置は、基本クロックCLKに同期して
図示しないCPUから出力される制御信号EACC,WACC,EROM,
WROM,WAL,WPEF,SYNC等によって読み書きが制御されるも
ので、CPUに接続されたデータバス90−１及びアドレス
バス91のうち、そのデータバス90−１にはレジスタ92と
データ入出力ラッチ回路93が接続されている。データ入
出力ラッチ回路93は、データビット及びパリティビット
用のバス90−２を介して入出力制御回路94に接続され、
さらにその入出力制御回路94には、センスアンプ50、ロ
ーデコーダ40、コラムデコーダ41及びマルチプレクサ42
を介してメモリセルアレイ30が接続されている。メモリ
セルアレイ30中のパリティセルは、センス線37を介して
センス電圧切換回路56に接続されている。さらにローデ
コーダ40及びコラムデコーダ41は、アドレスラッチ回路
95を介してアドレスバス91に接続されている。
ここで、メモリセルアレイ30は、例えば８個のメモリ
セルと１個のパリティセルを１単位としてそれらが多数
配列されている。レジスタ92は、メモリセルアレイ30に
書込むためのデータ、及び訂正された読出しデータを一
時記憶するためのもので、アキュムレータ等で構成さ
れ、端子OE上の制御信号EACCにより記憶データをデータ
バス90−１に出力し、端子LT上の制御信号WACCによりデ
ータバス90−１上のデータを記憶する機能を有してい
る。データ入出力ラッチ回路93は、端子OE上の制御信号
EROMによりメモリセルアレイ30からの読出しデータをデ
ータバス90−１へ出力し、端子LT上の制御信号WROMによ
りデータバス90−１上のデータをラッチする機能を有し
ている。入出力制御回路94は、CPUからの制御信号によ
り、メモリセルアレイ30に対するデータの書込み動作、
またはそのメモリセルアレイ30からのデータの読出し動
作を制御する回路である。アドレスラッチ回路95は、端
子LT上の制御信号WALによりアドレスバス91上のアドレ
スをラッチする機能を有し、ローデコーダ40、コラムデ
コーダ41及びマルチプレクサ42と共に、メモリセルアレ
イにおけるメモリセル及びパリティセルを選択するため
の選択手段を構成している。センス電圧切替回路56は、
パリティセルに対して第1,第２のセンス電圧Vr1,Vr2を
印加する機能を有し、センスアンプ50及びデータ入出力
ラッチ回路93と共にデータ読出し手段を構成している。
また、データバス90−１にはパリティ発生回路96が接
続され、そのパリティ発生回路96に、トライステートバ
ッファ97及び１ビットのパリティビット線98を介してデ
ータ入出力ラッチ回路93が接続されている。さらに、パ
リティ発生回路96とパリティビット線98とは、パリティ
検査用のEOR99に接続され、そのEOR99がラッチ回路100
及びAND101を介してセンス電圧切替回路56に接続されて
いる。
ここで、パリティ発生回路96は、複数のEOR等で構成
され、データバス90−１上のデータに基づき、例えば偶
数パリティを成立させるためのパリティビットを発生す
るパリティ発生手段としての機能を有している。このパ
リティ発生手段は、プログラム及びCPUでその機能を持
たせることも可能である。トライステートバッファ97
は、制御信号WROMがアクティブ（活性化）になると、パ
リティ発生回路96が出力されたパリティビットをパリテ
ィビット線98へ送出し、制御信号WROMがインアクティブ
（非活性化）の時にはトライステート状態（ハイ・イン
ピーダンス状態）となるバッファである。ラッチ回路10
0は、端子LT上の制御信号WPEFにより、端子Ｄ上のEOR99
の出力をラッチし、端子Ｒ上のリセット信号RESETでリ
セット信号RESETでリセット状態となる回路であり、出
力端子ＱがAND101に接続されている。なお、出力端子Ｑ
の出力をパリティエラーフラグとして使用し、CPUによ
り他の動作の中止等を行わせることも可能である。AND1
01は、出力端子Ｑの出力を同期信号SYNCで同期をとって
信号READの形でセンス電圧切替回路56に与える回路であ
る。信号READがアクティブ（＝“H"）になると、センス
電圧切替回路56から第２のセンス電圧Vr2が出力され、
信号READがインアクティブ（＝“L"）になると、センス
電圧切替回路56から第１のセンス電圧Vr1が出力される
構成になっている。
第９図は第８図の書込みタイミングチャート、及び第
10図は第１図の読出しタイミングチャートを示すもの
で、これらを参照しつつ第８図の書込み動作（１）、及
び読出し動作（２）を説明する。
なお、第９図及び第10図において、マイクロコンピュ
ータの基本クロックCLKに同期して、マシンサイクルM1
〜M4で構成される命令サイクル（１命令当りの期間）が
CPUで実行されていく。アドレス及びデータ上の斜線
は、データ及びアドレスが不確実な状態を表わしてい
る。
（１）書込み動作 第９図に示すように、レジスタ92に格納されたデータ
をメモリセルアレイ30に書込む動作は、次のステップ
（ｉ）〜（iii）に従って実行されていく。
（ｉ） メモリセルアレイ30のアドレスをアドレスバス
91に載せ、そのアドレスを制御信号WALによりアドレス
ラッチ回路95にラッチさせる。アドレスラッチ回路95は
ラッチしたアドレスをローデコーダ40及びコラムデコー
ダ41に供給する。ローデコーダ40はアドレスを解読して
メモリセルアレイ30の行方向を選択し、さらにコラムデ
コーダ41はアドレスを解読し、その解読結果によりマル
チプレクサ42でメモリセルアレイ30の列方向を選択させ
る。
（ii） 制御信号EACCにより、レジスタ92中のデータバ
ス90−１に載せる。パリティ発生回路96はデータバス90
−１上のデータビットを入力し、そのデータビットのパ
リティビットを発生する。トライステートバッファ97
は、パリティ発生回路96から出力されたパリティビット
を制御信号WROMに同期してパリティビット線98に送出す
る。データ入出力ラッチ回路93は、制御信号WROMに同期
してパリティビット線98上のパリティビットとデータバ
ス90−１上のデータビットとを取込む。
（iii） データ入出力ラッチ回路93は、取込んだデー
タビット及びパリティビットをバス90−２及び入出力制
御回路94を通して、選択されたメモリセル及びパリティ
セルに記憶させる。
（２）読出し動作 第10図に示すように、メモリセルアレイ30の記憶デー
タを読出してレジスタ92に格納する動作は、次のステッ
プ（ｉ）〜（vii）に従って実行されていく。
（ｉ） メモリセルアレイ30のアドレスをアドレスバス
91に載せ、そのアドレスを制御信号WALによりアドレス
ラッチ回路95にラッチさせる。前記（１）（ｉ）と同様
に、アドレスラッチ回路95から出力されたアドレスによ
り、メモリセルアレイ30中のメモリセル及びパリティセ
ルが選択される。
（ii） 選択されたメモリセル及びパリティセルのデー
タビット及びパリティビットは、センス電圧切替回路56
から供給される第１のセンス電圧Vr1（＝2V）により読
出され、センスアンプ50で検知、増幅されて入出力制御
回路94及びバス90−２を通してデータ入出力ラッチ回路
93へ供給される。データ入出力ラーチ回路93は、制御信
号EROMによりデータビット及びパリティビットを取込
み、取込んだデータビットをデータバス90−１へ出力す
ると共に、取込んだパリティビットをパリティビット線
98へ出力する。これが第10図に示す１回目の読出しデー
タDA1である。
（iii） パリティ発生回路96は、データバス90−１上
のデータビットからパリティビットを発生し、それをEO
R99に与える。EOR99は、パリティ発生回路96から出力さ
れたパリティビットと、パリティビット線98上の読出し
パリティビットとの排他的論理和をとり、両入力が不一
致の時は“1"、一致の時は“0"を出力してラッチ回路10
0へ与える。ラッチ回路100は、制御信号WPEFに同期して
EOR99の出力をラッチする。
（iv） AND101は同期信号SYNCに同期して、ラッチ回路
100の出力を信号READの形で送出し、センス電圧切替回
路56に与える。ラッチ回路100の出力が“H"の時、つま
りパリティエラーが発生した時だけ、第10図に示すよう
に信号READが“H"となる。
（ｖ） センス電圧切替回路56は、信号READが“L"の時
は第１のセンス電圧Vr1（＝2V）を、“H"の時は第２の
センス電圧Vr2（＝5V）をそれぞれ出力し、センス線37
を通してメモリセル及びパリティセルに供給する。
（vi） データ入出力ラッチ回路93は、制御信号EROMに
同期して、メモリセル及びパリティセルから読出したデ
ータビット及びパリティビットをデータバス90−１及び
パリティビット線98に出力する。これが第10図に示す２
回目の読出しデータDA2である。
（vii） レジスタ92は、制御信号WACCにより、データ
バス90−１上の正しいデータを取込む。これにより、誤
り訂正されたデータの読出しが終る。
第８図の実施例では、第１図の実施例と同様に、読出
し時のデータビット長毎に１個のパリティビットを設け
るだけで自己訂正機能が実現できるので、従来のものに
比べてチップ面積の減少と低コスト化が可能となる。ま
た、従来の第３図の誤り訂正符号発生及び訂正回路11
を、センス電圧切替回路56、パリティ発生回路96、EOR9
9及びラッチ回路100等と、マイクロコンピュータのプロ
グラムとで構成したので、回路構成が簡単になると共
に、１命令で読出しと訂正が行えるため、プログラムス
テップ数を減少できる。
なお、本発明は上記の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） 第1,第２の発明の実施例では説明の便宜上、第
１図のメモリセル31の記憶用トランジスタから電荷が抜
けた状態においては、記憶データの読出し時において、
この状態は“1"と読出されるとしたが、これはセンスア
ンプ50を少し変形することにより、“0"と読出すことも
できる。この場合、書込まれた状態のメモリセル31から
電荷が抜けた時は、読出しデータが変化せず、消去され
た状態のメモリセル31から電荷が抜けた時は、読出しデ
ータが“1"→“0"に変化する。従って誤りビット検出用
の第２のセンス電圧Vr2を、上記実施例とは異なり、読
出し時の第１のセンス電圧Vr1より低く設定することに
より、上記実施例と同様の効果を得ることができる。
（ｂ） 第１図において、自己訂正回路70は、照合回路
60の出力と第１および第２のラッチ回路52,53の出力と
を入力して、自己訂正を行う回路構成に変形することも
できる。
（ｃ） 第1,第２の発明では、三つ以上のセンス電圧を
用いるようにしてもよい。
（ｄ） 第８図において、データの書込み手段及び読出
し手段等のハード部分を、可能な限り、CPUによるプロ
グラムの実行手段で置き替えるようにすれば、チップ面
積をより縮小できる。
（ｅ） 第１図及び第８図において、ビット数を他の数
にしたり、あるいはEEPROM以外の不揮発性半導体装置に
使用する等、種々の変形が可能である。
（発明の効果） 以上詳細に説明したように、第１および第２の発明に
よれば、期待するデータから変化したメモリセルを検出
するために、読出し時の第１のセンス電圧とは異なる少
なくとも第２のセンス電圧を印加し、その第１と第２の
センス電圧を印加した時の各出力データの違いにより、
変化したメモリセルを検出し、もとの期待値に訂正する
ようにしたので、チップ面積の減少、低コスト化、及び
歩留りの向上という効果が期待できる。
また、第３の発明によれば、前記とほぼ同様の効果が
得られる上に、自己訂正機能の付加された読出しサイク
ルをCPUを用いて実行するようにしたので、誤り訂正符
号発生及び訂正回路部分の構成を簡単化でき、それによ
ってマイクロコンピュータのチップ面積の減少と低コス
ト化、さらにマイクロコンピュータの機能の向上という
効果も期待できる。
【図面の簡単な説明】
第１図は第1,第２の発明の実施例を示す自己訂正機能付
半導体記憶装置の構成図、第２図は従来の自己訂正機能
の訂正原理図、第３図は従来のマイクロコンピュータの
記憶装置部分の構成ブロック図、第４図（ａ）はEEPROM
メモリセルの構成図、第４図（ｂ）は第４図（ａ）の電
圧状態図、第５図は第４図（ａ）の繰返し書換え特性
図、第６図はメモリセルの特性図、第７図（１），
（２）は第６図における第1,第２の発明の訂正原理図、
第８図は第３の発明の実施例を示すマイクロコンピュー
タの記憶装置部分の構成ブロック図、第９図は第８図の
書込みタイミングチャート、第10図は第１図の読出しタ
イミングチャートである。 30……メモリセルアレイ、31……メモリセル、32……パ
リティセル、34……ワード線、35……ビット線、36……
パリティビット線、37……センス線、40……ローデコー
ダ、41……コラムデコーダ、42……マルチプレクサ、43
……I/O線、50……センスアンプ、51……データラッチ
選択回路、52,53……第1,第２のラッチ回路、54,99……
EOR、46……センス電圧切換回路、60……照合回路、70
……自己訂正回路、93……データ入出力ラッチ回路、94
……入出力制御回路、95……アドレスラッチ回路、96…
…パリティ発生回路、100……ラッチ回路。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ゲート電極を有しデータを記憶する複数の
    不揮発性のメモリセルと、 ゲート電極を有し前記メモリセルで発生するビット誤り
    を検出するためのデータを記憶する少なくとも１つのパ
    リティセルと、 前記複数のメモリセル及びパリティセルを同時に選択す
    るためのワード線と、 前記メモリセルに対するデータの授受を行うビット線
    と、 前記パリティセルに対するデータの授受を行うパリティ
    ビット線と、 前記ワード線、ビット線及びパリティビット線を介して
    前記任意のメモリセル及びパリティセルを選択する選択
    手段と、 前記選択手段で選択されたメモリセル及びパリティセル
    のゲート電極に少なくとも二つのレベルの第１と第２の
    センス電圧を印加してそれらのメモリセル及びパリティ
    セルの記憶データを読出し第１と第２の読出しデータを
    出力するデータ読出し手段と、 前記第１の読出しデータのパリティ検査を行い前記選択
    したメモリセルのビット誤りの有無を検出するパリティ
    検査手段と、 前記第１と第２の読出しデータの照合を行いそれらの一
    致、不一致状態を検出する照合手段と、 前記照合手段の照合結果と前記第１および第２の読出し
    データのうちの少なくとも一方とを入力して前記第１お
    よび第２の読出しデータを訂正する訂正手段とを備え、 前記データ読出し手段は、前記第１のセンス電圧を印加
    して前記第１の読出しデータを出力した後、前記パリテ
    ィ検出手段によってビット誤りが検出されたことを条件
    として前記第２のセンス電圧を印加して前記第２の読出
    しデータを出力する機能を有することを特徴とする自己
    訂正機能付半導体記憶装置。
  2. 【請求項２】前記不揮発性のメモリセルは、 ソース電極、前記ビット線に接続されたドレイン電極、
    及び前記ワード線に接続されたゲート電極を有する選択
    用トランジスタと、 ソース電極、前記選択用トランジスタのソース電極に接
    続されたドレイン電極、前記第1,第２のセンス電圧が印
    加されるゲート電極、及びフローティングゲートを有す
    る記憶用トランジスタとで構成した請求項１記載の自己
    訂正機能付半導体記憶装置。
  3. 【請求項３】前記選択手段は、デコーダで構成し、 前記データ読出し手段は、前記選択したメモリセル及び
    パリティセルの記憶データを読出す複数のセンスアンプ
    と、前記記憶用トランジスタのゲート電極に印加する第
    １のセンス電圧を設定した後、前記パリティ検査手段に
    よってビット誤りが検出されたことを条件として前記記
    憶用トランジスタのゲート電極に印加する第２のセンス
    電圧を設定する少なくとも一つのセンス電圧設定手段
    と、 前記第１のセンス電圧により前記センスアンプで読出さ
    れた第１の読出しデータを一時記憶する複数の第１のラ
    ッチ回路と、前記第２のセンス電圧により前記センスア
    ンプで読出された第２の読出しデータを一時記憶する複
    数の第２のラッチ回路とで構成し、 前記照合手段は、前記第１と第２のラッチ回路の各出力
    データを相互に照合する複数の照合回路で構成し、 前記訂正手段は、前記照合回路の出力と前記第１ない
    し第２のラッチ回路の一方あるいは両方の出力データと
    を入力して読出したデータの自己訂正を行う複数の自己
    訂正回路で構成した請求項２記載の自己訂正機能付半導
    体記憶装置。
  4. 【請求項４】ゲート電極を有しデータを記憶する複数の
    不揮発性のメモリセルと、 ゲート電極を有し前記メモリセルで発生するビット誤り
    を検出するためのデータを記憶する少なくとも一つのパ
    リティセルと、 前記複数のメモリセル及びパリティセルを同時に選択す
    るためのワード線と、 前記メモリセルに対するデータの授受を行うビット線
    と、 前記パリティセルに対するデータの授受を行うパリティ
    ビット線と、 前記ワード線、ビット線及びパリティビット線を介して
    前記任意のメモリセル及びパリティセルを選択する選択
    手段と、 前記選択手段で選択されたメモリセル及びパリティセル
    のゲート電極に少なくとも二つのレベルの第１と第２の
    センス電圧を順序だてて印加してそれらのメモリセル及
    びパリティセルの記憶データを読出し第１と第２の読出
    しデータを出力するデータ読出し手段と、 前記第１の読出しデータのパリティ検査を行い前記選択
    したメモリセルのビット誤りの有無を検出するパリティ
    検査手段と、 前記第１と第２の読出しデータの照合を行いそれらの一
    致、不一致状態を検出する照合手段と、 前記照合手段の出力、前記パリティ検査手段の出力、及
    び前記第1,第２の読出しデータの全部または一部を入力
    して前記第１および第２の読出しデータを訂正する訂正
    手段とを備えたことを特徴とする自己訂正機能付半導体
    記憶装置。
  5. 【請求項５】前記不揮発性のメモリセルは、 ソース電極、前記ビット線に接続されたドレイン電極、
    及び前記ワード線に接続されたゲート電極を有する選択
    用トランジスタと、 ソース電極、前記選択用トランジスタのソース電極に接
    続されたドレイン電極、前記第1,第２のセンス電圧が印
    加されるゲート電極、及びフローティングゲートを有す
    る記憶用トランジスタとで構成した請求項４記載の自己
    訂正機能付半導体記憶装置。
  6. 【請求項６】データを記憶する複数の不揮発性のメモリ
    セル、及びそのメモリセルで発生するビット誤りを検出
    するためのデータを記憶する少なくとも一つのパリティ
    セルを有するメモリセルアレイと、 前記任意のメモリセル及びパリティセルを選択する選択
    手段と、 前記選択手段で選択されたメモリセル及びパリティセル
    に異なるレベルの第１と第２のセンス電圧を印加してそ
    れらのメモリセル及びパリティセルの記憶データを読出
    すデータ読出し手段と、 前記第１のセンス電圧の印加により読出される前記メモ
    リセルの記憶データに基づき、パリティビットを発生す
    るパリティ発生手段と、 前記第１のセンス電圧の印加により読出される前記パリ
    ティセルの記憶データと、前記パリティ発生手段の出力
    との排他的論理和をとるパリティ検査用の排他的論理和
    ゲートと、 前記排他的論理和ゲートの出力をラッチするラッチ回路
    と、 マシンサイクルの一つで前記パリティ発生手段及び排他
    的論理和ゲートを用いた読出しのパリティ検査を行い、
    次のマシンサイクルにおいて前記ラッチ回路の出力に基
    づき前記データ読出し手段で第２のセンス電圧を印加し
    て前記メモリセルの記憶データを読出す自己訂正機能の
    付加された読出しサイクルを実行する中央処理装置と
    を、 備えたことを特徴とするマイクロコンピュータ。
JP63141401A 1987-08-31 1988-06-08 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ Expired - Fee Related JP2509297B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63141401A JP2509297B2 (ja) 1987-08-31 1988-06-08 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ
US07/238,811 US4901320A (en) 1987-08-31 1988-08-31 Self-correcting semiconductor memory device and microcomputer incorporating the same
EP88114183A EP0305987B1 (en) 1987-08-31 1988-08-31 Self-correcting semiconductor memory device and microcomputer incorporating the same
DE8888114183T DE3877467T2 (de) 1987-08-31 1988-08-31 Selbstkorrigierendes halbleiterspeichergeraet und mikrorechner mit einem solchen geraet.

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP21754487 1987-08-31
JP62-217544 1987-08-31
JP63141401A JP2509297B2 (ja) 1987-08-31 1988-06-08 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ

Publications (2)

Publication Number Publication Date
JPH01133300A JPH01133300A (ja) 1989-05-25
JP2509297B2 true JP2509297B2 (ja) 1996-06-19

Family

ID=26473647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63141401A Expired - Fee Related JP2509297B2 (ja) 1987-08-31 1988-06-08 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ

Country Status (4)

Country Link
US (1) US4901320A (ja)
EP (1) EP0305987B1 (ja)
JP (1) JP2509297B2 (ja)
DE (1) DE3877467T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009051109A1 (de) 2008-11-19 2010-05-27 FUJITSU LIMITED, Kawasaki-shi Nichtflüchtige Halbleiterspeichervorrichtung

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033438T2 (de) * 1989-04-13 2000-07-06 Sandisk Corp Austausch von fehlerhaften Speicherzellen einer EEprommatritze
JPH0664918B2 (ja) * 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
JP2835107B2 (ja) * 1989-11-16 1998-12-14 沖電気工業株式会社 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法
US5134616A (en) * 1990-02-13 1992-07-28 International Business Machines Corporation Dynamic ram with on-chip ecc and optimized bit and word redundancy
JPH04141900A (ja) * 1990-10-01 1992-05-15 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP3171599B2 (ja) * 1991-03-05 2001-05-28 沖電気工業株式会社 半導体記憶装置
US5504760A (en) * 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
WO1992019046A1 (en) * 1991-04-15 1992-10-29 Motorola Gmbh EEPROM MEMORY SYSTEMS FOR 'n OUT OF m' CODES
US5450354A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5883903A (en) * 1993-09-20 1999-03-16 Fujitsu Limited Semiconductor memory of XN type having parity corresponding to n×m bits
DE19616546C1 (de) * 1996-04-25 1997-12-11 Siemens Ag Verfahren zur Fehlerkorrektur von Datenbits in Halbleiterspeichern und Halbleiterspeicherchip zur Durchführung des Verfahrens
US5872802A (en) * 1996-05-03 1999-02-16 Cypress Semiconductor Corp. Parity generation and check circuit and method in read data path
JP3215344B2 (ja) * 1997-03-10 2001-10-02 株式会社東芝 プロセッサ及びそのバグ回避方法
DE19755384C2 (de) * 1997-12-12 2000-05-04 Siemens Ag System zum Trimmen elektronischer Bauelemente oder Sensoren
DE19916065A1 (de) 1999-04-09 2000-10-19 Siemens Ag Programmierbarer Festwertspeicher und Verfahren zum Betreiben des Festwertspeichers
FR2802697B1 (fr) * 1999-12-15 2005-03-04 St Microelectronics Sa Procede de lecture d'une cellule memoire non volatile
FR2802734B1 (fr) 1999-12-15 2002-04-26 St Microelectronics Sa Procede de correction d'un bit dans une chaine de bits
JP4316085B2 (ja) * 1999-12-28 2009-08-19 株式会社東芝 半導体集積回路装置及び集積回路システム
JP2002074999A (ja) * 2000-08-23 2002-03-15 Sharp Corp 不揮発性半導体記憶装置
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
CA2447204C (en) * 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
US7615039B2 (en) * 2004-09-16 2009-11-10 Mcneil-Ppc, Inc. Body attachable drapeable sanitary absorbent napkin
JP4178248B2 (ja) * 2004-10-28 2008-11-12 富士通マイクロエレクトロニクス株式会社 半導体装置
DE102006036384A1 (de) * 2005-08-11 2007-03-29 Continental Teves Ag & Co. Ohg Mikroprozessorsystem zur Steuerung bzw. Regelung von zumindest zum Teil sicherheitskritischen Prozessen
JP4991131B2 (ja) * 2005-08-12 2012-08-01 株式会社東芝 半導体記憶装置
JP4660353B2 (ja) * 2005-11-01 2011-03-30 株式会社東芝 記憶媒体再生装置
DE602006006788D1 (de) 2006-03-02 2009-06-25 St Microelectronics Srl Leseverfahren eines Speichers mit eingebetteter Fehlerkorrekturkode und Speicher mit eingebetteter Fehlerkorrekturkode
US7423912B2 (en) * 2006-09-19 2008-09-09 Atmel Corporation SONOS memory array with improved read disturb characteristic
JP2010055746A (ja) * 2009-12-07 2010-03-11 Toshiba Corp 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
US8868852B2 (en) 2010-07-07 2014-10-21 Marvell World Trade Ltd. Interface management control systems and methods for non-volatile semiconductor memory
US9141538B2 (en) 2010-07-07 2015-09-22 Marvell World Trade Ltd. Apparatus and method for generating descriptors to transfer data to and from non-volatile semiconductor memory of a storage drive
US9135168B2 (en) 2010-07-07 2015-09-15 Marvell World Trade Ltd. Apparatus and method for generating descriptors to reaccess a non-volatile semiconductor memory of a storage drive due to an error
WO2013138552A1 (en) * 2012-03-16 2013-09-19 Marvell World Trade Ltd. Architecture for storage of data on nand flash memory
US20140201599A1 (en) * 2013-01-15 2014-07-17 International Business Machines Corporation Error protection for integrated circuits in an insensitive direction
US9201727B2 (en) 2013-01-15 2015-12-01 International Business Machines Corporation Error protection for a data bus
US9021328B2 (en) 2013-01-15 2015-04-28 International Business Machines Corporation Shared error protection for register banks
US9041428B2 (en) 2013-01-15 2015-05-26 International Business Machines Corporation Placement of storage cells on an integrated circuit
US9043683B2 (en) 2013-01-23 2015-05-26 International Business Machines Corporation Error protection for integrated circuits
WO2014144043A1 (en) * 2013-03-15 2014-09-18 Marvell World Trade Ltd. Apparatus and method for generating descriptors to reaccess a non-volatile semiconductor memory of a storage drive due to an error

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1193287A (en) * 1967-08-08 1970-05-28 Ferranti Ltd Improvements relating to Apparatus for Reading Magnetic Tape
US3582880A (en) * 1969-12-05 1971-06-01 Ibm Data error correction by inversion storage
DE2758390B2 (de) * 1977-12-28 1979-10-25 Siemens Ag, 1000 Berlin Und 8000 Muenchen Fehlerprüf schaltung
US4360915A (en) * 1979-02-07 1982-11-23 The Warner & Swasey Company Error detection means
JPS56120000A (en) * 1980-02-28 1981-09-19 Fujitsu Ltd Memory testing system
JPS6035760B2 (ja) * 1980-12-18 1985-08-16 富士通株式会社 半導体記憶装置
DE3205473A1 (de) * 1982-02-16 1983-08-25 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur funktionspruefung eines elektrisch wortweise umprogrammierbaren speichers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009051109A1 (de) 2008-11-19 2010-05-27 FUJITSU LIMITED, Kawasaki-shi Nichtflüchtige Halbleiterspeichervorrichtung
US8385116B2 (en) 2008-11-19 2013-02-26 Fujitsu Limited Nonvolatile semiconductor storage device, controller and threshold adjustment method

Also Published As

Publication number Publication date
US4901320A (en) 1990-02-13
EP0305987B1 (en) 1993-01-13
EP0305987A2 (en) 1989-03-08
DE3877467T2 (de) 1993-08-12
DE3877467D1 (de) 1993-02-25
JPH01133300A (ja) 1989-05-25
EP0305987A3 (en) 1990-08-01

Similar Documents

Publication Publication Date Title
JP2509297B2 (ja) 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ
US6330688B1 (en) On chip error correction for devices in a solid state drive
US5561627A (en) Nonvolatile semiconductor memory device and data processor
US4958352A (en) Semiconductor memory device with error check and correcting function
EP0307958B1 (en) Eeprom system with bit error detecting function
US5751647A (en) On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same
US7296128B2 (en) Nonvolatile memory with error correction for page copy operation and method thereof
JP4105819B2 (ja) 記憶装置およびメモリカード
US7457997B2 (en) Apparatus and method for detecting over-programming condition in multistate memory device
US6813184B2 (en) NAND flash memory and method of erasing, programming, and copy-back programming thereof
US6931582B2 (en) Memory card and memory controller
US5128944A (en) Apparatus and method for providing notification of bit-cell failure in a redundant-bit-cell memory
JPH0664918B2 (ja) 自己訂正機能を有する半導体記憶装置
JP2008525937A (ja) 消去されたセクタの検出メカニズム
JPH0683716A (ja) 電気的書換可能型不揮発メモリ
US6385112B1 (en) Nonvolatile semiconductor memory device with reliable verify operation
JP3482543B2 (ja) 半導体メモリ
JP3039400B2 (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法
JP2003100095A (ja) 半導体集積回路装置
JP2562068B2 (ja) 不揮発性半導体記憶装置
JP2004199833A (ja) 不揮発性半導体記憶装置の制御方法及び不揮発性半導体記憶装置
JP3267320B2 (ja) 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
KR20060023427A (ko) 카피백 프로그램 동작 중에 에러를 검출하는 낸드 플래시메모리 장치 및 에러 검출 방법
JP2000173275A (ja) 不揮発性メモリ及びメモリシステム
JP2000067588A (ja) データ記憶装置及びデータ記憶装置の制御方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees