DE2758390B2 - Fehlerprüf schaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine Fehlerprüfschaltung für von einem Magnetband gelesene NRZ-Lesesignale.

Bei Magnetbandspeichern werden die einzelnen Bits eines Bytes auf benachbart verlaufenden Spuren gespeichert Zum Beispiel sind 9 solcher Spuren vorgesehen. Dann werden in diesen 9 Spuren 8 Informationsbits und ein Paritätsbit abgespeichert Beim Auslesen der auf einem Magnetband aufgebrachten Informationen wird jeweils ein Byte parallel ausgelesen. Da jedoch die zu einem Byte gehörenden Bits nicht gleichzeitig gelesen werden, z. B. aufgrund von Schräglauf des Bandes, wird eine bestimmte Abtastzeit festgelegt innerhalb der die Bits eines Bytes in der Regel auftreten. Erst nach Ablauf dieser Abtastzeit wird mit der Auswertung der Lesesignale begonnen.

Bevor die Lesesignale nun ausgewertet werden, muß zunächst festgestellt werden, ob sie fehlerfrei sind. Dies kann mit Hilfe der Paritätsprüfung erfolgen. Hier wird die Quersumme eines Bytes festgestellt und dann überprüft, ob die Qaersumme richtig ist Zum Beispiel ist die Quersumme nur dann richtig, wenn sie ein ungerades Ergebnis hat.

Hinter der Speicherzelle für ein Byte auf dem Magnetband forgt ein bitfreier Bereich, bevor das nächste Byte beginnt. Auch dieser bitfreie Raum kann überprüft werden.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Fehlerprüfschaltung für von einem Magnetband gelesene Lesesignale anzugeben, durch die die Quersumme der ausgelesenen Bits festgestellt wird und überprüft wird, ob im bitfreien Raum nach einem Byte ein Bit auftritt Diese Aufgabe wird dadurch gelöst, daß von einer ersten Schwellwertschaltung ein erstes Signal abgegeben wird, wenn das Lesesignal eine erste hohe Schwelle überschreitet, daß eine zweite Schwellwertschaltung vorgesehen ist, die ein zweites Signal abgibt, wenn das Lesesignal eine zweite niedrigere Schwelle überschreitet, daß zur Speicherung der ersten Signale ein erstes Register vorgesehen ist, daß zur Speicherung der zweiten Signale ein zweites Register vorgesehen ist, daß ein Speicher vorgesehen ist, im dem nach Ablauf der Abtastzeit für das Lesen eines Bytes vom Magnetband der Inhalt des ersten Registers übernommen wird, daß zur Bestimmung der Quersumme der einem Byte zugeordneten ersten Signale eine Quersummenprüfschaltung an den Speicher angeschlossen ist, und daC an den Speicher eine Vergleichsschaltung angeschlossen ist, der nach Übertragung des Inhalts des ersten Registers in den Speicher der Inhalt des zweiten Registers zugeführt wird, so daß die demselben Byte zugeordneten ersten und zweiten Signale vergleichbar sind.

Am Ausgang des ersten und zweiten Registers kann ein Multiplexer angeordnet sein, der das erste und das zweite Register auf eine Leitung schalten kann, die zur Speicher- und zur Vergleichsschaltung führt.

Zweckmäßigerweise ist eine erste Zeitschaltung vorgesehen, der der Inhalt des ersten Registers zugeführt wird und durch das zuerst erscheinende Bit eines Bytes gestartet wird. Nach Ablauf der Abtastzeit

gibt sie ein Signal ab, durch die der Inhalt des ersten Registers in den Speicher übernommen wird.

Das Umschalten des Multiplexers kann auf einfache Weise mit Hilfe eines ersten Flip-Flops durchgeführt werden. Sein Setzeingang ist dann mit dem Ausgang der ersten Zeitschaltung verbunden, sein Ausgang liegt an dem Multiplexer, Nach Ablauf der Abtastzeit wird das Flip-Flop gesetzt, es beeinflußt den Multiplexer so, daß dieser das zweite Register an die Leitung schaltet

Am Ausgang, der Quersummenprüfschaltung kann ein zweites Flip-Flop vorgesehen werden, das das Prüfergebnis der Quersummenprüfschaltung im Fehlerfall übernimmt. Ebenso kann an die Vergleichsschaltung ein drittes Flip-Flop angeschlossen werden, das gesetzt wird, wenn der Vergleich zwischen dem Inhalt des ersten Registers und dem Inhalt des zweiten Registers Ungleichheit ergibt Das zweite bzw. das dritte Flip-Flop übernehmen die Fehlersignale von der Quersummenprüfschaltung bzw. der Vergleichsschaltung erst dann, wenn an sie ein Taktsignal angelegt wird. Dieses Taktsignal wird mit Hilfe einer zweiten Zeitschaltung erzeugt und erscheint erst, wenn nach Beginn der Abtastzeit die auf ein gespeichertes 3yte folgende bitfreie Zeit beendet ist. In der bitfreien Zeit auftretende unerwünschte Bits beeinflussen dabei das zweite Register, das bis zum Ende der bitfreien Zeit an die Vergleichsschaltung angeschlossen ist

Mit Hilfe einer dritten Zeitschaltung kann ein drittes Taktsignal erzeugt werden, durch das das erste Flip-Flop zurückgesetzt wird. Dadurch werden aber auch die Register 1 und 2 zurückgesetzt.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt

F i g. 1 ein Zeitdiagramm, in dem der Verlauf eines Lesesignales bei dem NRZ-Schreibverfahren und der Verlauf des gleichgerichteten Lesesignales mit Einzeichnung der Schwellen für die Schwellwertschaltungen, aufgetragen über die Zeit, dargestellt ist,

F i g. 2 ein Blockschaltbild, aus der sich die Lage der Schwellwertschaltungen ergibt,

Fig.3 ein Schaltbild der Fehlerprüfschaltung ohne Schwellwertschaltungen und

F i g. 4 ein Spannungsdiagramm, in dem die Spannungen an einzelnen Stellen der Fehlerprüfschaltung dargestellt sind.

Die Fflhlerprüfschaltung soll anhand der NRZ-Schreibverfahren erläutert werden. Aus F i g. 1 ergibt sich dabei in der ersten Zeile die auf dem Magnetband in einer Spur gespeicherte Information. In der zweiten Zeile kann der Verlauf des Lesesignales entnommen werden. Dabei sind auch Störsignale eingezeichnet. Zum Beispiel ist gestrichelt der Ausfall eines Lesesignales RO gezeigt, weiterhin ist ein Störsignal 5/dargestellt. In der dritten Zeile der Fig. 1 ist das Lesesignal im gleichgerichteten Zustand gezeigt. In dem gleichgerichteten Lesesignal sind weiterhin zwei Schwellwertspannungen eingezeichnet, und zwar die höhere Schwellwertspannung URO und die niedrigere Schwellwertspannung URU.

Die in der Zeile2 der Fig. 1 angegebenen Fehlersignale sollen mit Hilfe der Fehlerprüfschaltung festgestellt werden.

Aus der F i g. 2 ergibt sich nun ein Blockschaltbild der Eingangsschaltung zur Fehlerprüfschaltung. Zunächst ist eine Signalquelle IG angegeben, die die Lesesignale abgibt. Diese Signalquelle wird in der Realität von einem Magnetkopf gehildet. Das Lesesignal IG wird einem Verstärker V zugeleitet, der das Lesesignal verstärkt Anschließend wird das Lesesignal in der Gleichrichterschaltung GL gleichgerichtet An den Ausgang der Gleichrichterschaltung GL ist eine erste Schwellwertschaltung SVVl und eine zweite Schwellwertschaltung SW2 angeschlossen. Die erste Schwellwertschaltung SWi hat einen Schwellwert URO, der hoch ist, die zweite Schwellwertschaltung SW2 hat einen Schwellwert URU, der niedriger liegt Am Ausgang der ersten Schwellwertschaltung SWi erscheint also ein erstes Signal S1, wenn die Lesesignalspannung den Schwellwert URO überschreitet, am Ausgang der zweiten Schwellwertschaltung erscheint ein zweites Signal 52, wenn die Lesesignalspannung die niedrigere Schwelle URU überschreitet Das erste Signal 51 wird in einem Flip-Flop, das zweite Signal S2 in einem Flip-Flop FFU gespeichert Die Übernahme der Signale S1 und 52 in die Flip-Flops FFO und FFU erfolgt mit Hilfe eines Taktsignales TO, das aus dem Lesesignal auf bekannte Weise abgeleitet wird. Dazu ist eine Differenzierschaltung mit anschließender Signalbegrenzung DIFF vorgesehen.

Der weitere Aufbau der Fehlerprüfschaltung kann der F i g. 3 entnommen werden. Die dort dargestellten Register RGX (erstes Register) und RG 2 (zweites Register) bestehen aus den in F i g. 2 dargestellten, den jeweils 8 Spuren zugeordneten Flip-Flops FFO bzw. FFU. In das erste Register RG 1 werden die 9 einem Byte zugeordneten ersten Signale 511 bis 519 von den neun jeweils einer Spur auf dem Magnetband zugeordneten ersten Schwellwertschaltung 5Wl eingespeichert Entsprechend werden in dem zweiten Register RG 2 die zweiten Signale 5 21 — 5 29 von den 9 jeweils einer Spur zugeordneten zweiten Schwellwertschaltung 5W2 gespeichert.

Das erste Register RG1 und das zweite Register RG 2 sind mit einem Multiplexer MX verbunden und zwar dergestalt, daß bei Anliegen einer logischen »1« am Steuereingang 5 des Multiplexers der Inhalt von RC 2 an den Multiplexerausgang durchgeschaiiet wird, bzw. daß eine logische »0« a"m Multiplexer-Steuereingang den Inhalt von RG1 an den Multiplexer-Ausgang durchschaltet. Es führen dabei jeweils 9 Leitungen von jedem Register RGi bzw. RG 2 zum Multiplexer MX. An den Ausgang des Multiplexers AfXsind 9 Leitungen AL angeschlossen; diese Leitungen können die Lesedatenschnittstelle zwischen Magnetbandgerät und Magnetbandsteuerung bilden. Die neun Ausgangsleitungen des Multiplexers MX sind zunächst mit einem Speicher SP verbunden. Sie führen zudem zu einer Vergleichsschaltung UGL, die außerdem mit dem Ausgang des Speichers SP verbunden ist. An den Ausgang des Speichers 5PiSt weiterhin eine Quersummenprüfschaltung (^angeschlossen.

Ce Ausgangsleitungen des Multiplexers MX sind weiterhin mit einem ODER-Glied OD verbunden, dessen einziger Ausgang zu einem Flip-Flop FFEführt. Der Ausgang des Flip-Flops FFE ist an eine erste Zeitschaltung Z1 angeschlossen, die z. B. aus einer monostabilen Kippschaltung bestehen kann. Die erste Zeitschaltung Zl erzeugt einen Impuls, dessen Dauer gleich der Abtastzeit ist. Diese Zeit wird durch den Zeitraum festgelegt, der zum Auslesen der Bits eines Bytes erforderlich ist. Das Signal am Ausgang der Zeitschaltung Z1 kann noch einer weiteren zusätzlichen Zeitschaltung ZV zugeleitet werden, die von der Rückflanke des Signals von der Zeitschaltung Z1 einen Impuls ableitet. Sie ist dann mit dem Speicher SP

verbunden. Wenn der Impuls von der Zeitschaltung Z11 an den Speicher SPangelegt wird, wird in diesen die am Eingang anliegende Information übernommen.

Der Ausgang der Quersummenprüfschaltung QF ist mit einem Flip-Flop OS verbunden, der Ausgang der Vergleichsschaltung UGL an den Eingang eines Flip-Flops VG angeschlossen. Wenn am Ausgang der Quersummenprüfschaltung QFe'tn Signal erscheint, das eine falsche Quersumme anzeigt, kann dieses bei Anliegen eines Taktsignales Π in das Flip-Flop QS übernommen werden. Wenn am Ausgang der Vergleichsschaltung UGL ein Signal abgegeben wird, das die Ungleichheit zwischen dem Inhalt des ersten und des zweiten Registers anzeigt, so kann dieses bei Vorliegen des Taktsignales 7Ί in das Flip-Flop VG übernommen werden. Das Taktsignal Π wird mit Hilfe einer zweiten Zeitschaltung Z2, die an den Ausgang der ersten Zeitschaltung Zl angeschlossen ist, erzeugt. Die Zeitschaltung Z2 kann aus zwei monostabilen Kippschaltungen ILO und TLX bestehen.

Die Ausgänge der Flip-Flops QS und VG führen zu einem ODER-Glied OX. dessen Ausgang mit einem weiteren Flip-Flop BY verbunden ist. Dieses Flip-Flop wird gesetzt, wenn zumindest eines der Flip-Flops QS und VG gesetzt ist. Dies geschieht mit Hilfe eines dritten Taktsignals T2, das von einer dritten Zeitschaltung Z3 abgegeben wird, die mit der zweiten Zeitschaltung Z 2 verbunden ist.

Weiterhin ist ein Flip-Flop NP vorgesehen, dessen Setzeingang mit der Zeitschaltung ZXX und dessen Rücksetzeingang mit der Zeitschaltung Z3 verbunden ist. Der Ausgang des Flip-Flops NP führt zu dem Multiplexer MX und über eine weitere Zeitschaltung Z4 zu den Rücksetzeingängen des ersten und zweiten Registers RG X und RG 2.

Das Taktsignal T2 wird weiterhin dazu verwendet, das Flip-Flop FFEzurückzusetzen.

Anhand des Zeitdiagramms der F i g. 4 w>rd die Funktion der Fehlerprüfschaltung erläutert. Dabei ist in der Ausführung der Fig.4 angenommen, daß die Register RG X und RG 2 pro Byte 3 Bit enthalten. In der ersten Zeile der Fig. 4 ist das erste Signal SIl, in der dritten Zeile das erste Signal S12 und in der fünften Zeile das erste Signal S 13 dargestellt. Entsprechend ist in der zweiten Zeile das zweite Signal S21, in der vierten Zeile das zweite Signal S22 und in der sechsten Zeile das zweite Signal S 23 gezeichnet. Im Ausführungsbeispiel ist das erste Signal S12 nicht vorhanden, d. h. das Lesesignal dieser Spur hat die höhere Schwelle der Schwellwertschaltung SWl nicht überschritten. Es ist auch dargestellt, daß die einzelnen Signale Sl und S 2 zeitlich verr.etzt am Ausgang des ersten und zweiten Registers erscheinen.

Bei den Schaltelementen der F i g. 3 ist zu Beginn eines Lesevorganges das Flip-Flop NP zurückgesetzt, ebenso das Flip-Flop FFE Dementsprechend ist das erste Register RG 1 von dem Multiplexer MX zu den Ausgangsleitungen AL durchgeschaltet Die Ausgänge des zweiten Registers ZfG 2 sind dagegen von dem Multiplexer MX nicht zu den Leitungen AL durchgeschaltet

Das zuerst erscheinende erste Signal (im Ausführungsbeispiel S11) gelangt über das ODER-Glied OD zum Flip-Flop FFE und setzt dieses. Der Zustand des Flip-Flops FFE ergibt sich aus Zeile 7 der F i g. 4. Das Ausgangssignal des Flip-Flops FFE startet die erste Zeitschaltung Zl (Zeile 8). Die Rückflanke der Zeitschaltung Z1 erscheint erst dann, wenn die Abtastzeit beendet ist. Durch die Rückflanke wird die Zeitschaltung ZII gestartet (Zeile9). Die Vorderflanke des Ausgangssignals der Zeitschaltung ZII veranlaßt nun den Speicher SP die an seinem Eingang anliegende Information zu übernehmen. Da der Multiplexer MX zu diesem Zeitpunkt das erste Register RGI zu den Leitungen AL durchschaltet, wird also der Inhalt des ersten Registers RG 1 in den Speicher SPübernommen. Dies zeigen die Zeilen 14,15 und 16.

to Mit der Vorderflanke des Ausgangssignales der Zeitschaltung ZIl wird weiterhin das Flip-Flop NP gesetzt (Zeile 13). Dadurch wird der Multiplexer MX veranlaßt, den Ausgang des zweiten Registers RG 2 /u den Leitungen AL durchzuschalten. Damit liegt der

is Inhalt des zweiten Registers RG2 über die Leitungen AL an der Vergleicherschaltung UGL an.

Da die einem Byte zugeordneten ersten Signale S 1 im Speicher SPstehen, können diese in der Paritätsprüfschaltung QF überprüft werden. Die Paritätsprüfschaltung vFgibt ein Signal ab. wenn die Quersumme der einem Byte zugeordneten ersten Signale nicht richtig ist.

Dies ist im vorliegenden Beispeil der Fall (Zeile 17), da das Signal S12 ausgefallen ist (siehe F i g. 4, Zeile 3).

In der Vprgleirherschaltung UGL werden die einem

2ϊ Byte zugeordneten ersten und zweiten Signale mitein ander verglichen. Die Vergleicherschaltung UGL gibt dann ein Signal ab, wenn die ersten und zweiten Signale ungleich sind. Dies ist im vorliegenden Fall ebenfalls gegeLtn(siehe Zeile 19der Fig.4).

in Das Ausgangssignal der Paritätsprüfschaltung QF wird in das Flip-Flop (?Fübernommen (Zeile 18), wenn das Taktsignal TI (Zeile 1!) an ihm anliegt. Das Taktsignal Ti wird gebildet mir Hilfe der Zeitschaltung Z 2. die aus den zwei monostabilen Kippschaltungen TLO und TLX besteht. Das am Ausgang der monostabilen Kippschaltung TLO erscheinende Signal ist in Zeile !Oder Fig. 14 gezeigt.

Entsprechend wird das Ausgangssignal der Vergleichsschaltung UGL in das Flip-Flop VG übernom-

■*o men. wenn das Taktsignal TX an ihm anliegt (siehe Zeile 20). Da aber das Taktsignal Π erst nach Ablauf der Abtastzeit (festgelegt durch die Zeitschaltungen Z1 und Z2) erzeugt wird, werden in den Vergleich noch Signal S 2 einbezogen, die nach Ablauf der Abtastze't

»5 zum zweiten Register RG 2 gelangt sind. Damit wird ein Vergleich zwischen dem Inhalt des ersten Registers und dem Inhalt des zwc'ten Registers auch noch dann durchgeführt, wenn die Abtastzeit zum Lesen der einem Byte zugeordneten Bits abgelaufen ist und auf das Byte

so auf dem Magnetband der bitfreie Bereich folgt. Wenn das Taktsignal Ti zu einem Zeitpunkt erzeugt wird, der am Ende des bitfreien Bereichs liegt, kann au< diese Weise der gesamte bitfreie Bereich daraufhin überprüft werden, ob unerlaubte Bits im bitfreien Bereich erzeugt worden sind.

Die Ausgangssignale des Flip-Hops QS und der Vergleichsschaltung VG werden durch eine ODER-Schaltung ODi zusammengefaßt und dem Flip-Flop BY zugeführt Dieses wird in Abhängigkeit des Ausgangssignales der ODER-Schaltung OD1 dann gesetzt, wenn ein Taktsignal Γ2 anliegt (Zeile 12 der Fig. 4). TI wird mit Hilfe einer monostabilen Kippschaltung Z3 aus dem Taktsignal Ti abgeleitet Mit der Vorderflanke des Taktsignales T2 werden die Flip-Flops NP und FFE zurückgesetzt Die Rückflanke des Ausgangssignals von NP setzt über die Zeitschaltung Z4 (Ausgangssignal entsprechend Zeile 12) die Register RG i und RG 2 zurück.

Damit isl der Ausgangszustand wieder erreicht und es kann das nächste Byte überprüft werden. Ob ein Fehler beim vorhergehenden Byte vorgelegen hat, kann dem Flip-Flop ßVentnommen werden.

In F i g. 4 sine die Zustände vor Ablauf der Abtastzeit in den Zeilen 14 bis 2u abhangig vom Aussehen des vorher überprüften Bytes dargestellt. Daher zeigen die Signale der Zeilen 14 bis 20 zwei mögliche Zustände.

Po-; Fehlerprüfschaltung zeigt also, wie auf wenig aufwendige Weise die von einem Band ausgelesenen Bytes auf Fehler überprüft werden können. Da dabei Hie Übertragung des Inhalts des ersten Registers RG 1 und des /weilen Registers RG 2 mieheiriiinder auf den Leitungen Al. erfolgt, können Leitungen und Bausteine eingespart werden. Die in der F i g. 2 und der F i g. 3 dargestellten Bausteine sind bekann! und können gekauft werden.

Mit der Fehlerprüfschaltung v/ie sie in Fig.2 und Fig.3 dargestellt ist, können alle in Fig. I eingezeichneten Fehlersignale erkannt werden. Das erste Fehler- signal RO (gestrichelt eingezeichnet) überschreitet im gleichgerichteten Lesesignai nur die niedrigere Schwelle aber nicht die höhere Schwelle. Somit wird die Vergleichsschaltung UCL ein Fehlersignal abgeben. Außerdem wird die Quersumme der ersten Signale nicht

ίο richtig sein. Das zweite Fehlersignal (Störsignal) SI überschreitet nur den Schwellwert URU. Die Ver gleichsschaltung UGL wird somit das Fehlersignal anzeigen Dagegen wird die Paritätsprüfschaltung QS die Quersumme als richtig erkennen und damit kein

Ii l-ehlersignal abgeben.

Hierzu 3 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   J. Fehlerprüfschaltung für von einem Magnetband ausgelesene NRZ-Lesesignale, bei der die Quersumme der einem Byte zugeordneten Bits der Lesesigna-Ie und der bitfreie Raum zwischen den Bytes überprüft wird, dadurch gekennzeichnet, daß eine erste Schwellwertschaltung (SWi) vorgesehen ist, der das Lesesignal zugeführt wird und die ein erstes Signal (Si) abgibt, wenn das Lesesignal eine erste hohe Schwelle (URO) überschreitet, daß eine zweite Schwellwertschaltung (SW2) vorgesehen ist, der das Lesesignal zugeführt wird und die ein zweites Signal (S 2) abgibt, wenn das Lesesignal eine zweite niedrigere Schwelle (URU) überschreitet, daß zur Speicherung der ersten Signale (SX) ein erstes Register (RGX) vorgesehen ist, daß zur Speicherung der zweiten Signale (S 2) ein zweites Register (RG2) vorgesehen ist, daß ein Speicher (SP) vorgesehen ist, in dem nach Ablauf der Abtastzeii für das Lesen eines Bytes vom Magnetband der Inhalt des ersten Registers (RGi) übernommen wird, daß zur Bestimmung der Quersumme der einem Byte zugeordneten ersten Signale (Si) eine Quersummenprüfschaltung (QF) an den Speicher angeschlossen ist, und daß an den Speicher (SP) eine Vergleichsschaltung (UGL) angeschlossen ist, der nach übertragung des Inhalts des ersten Registers (RG 1) in den Speicher (SP) der Inhalt des zweiten Registers (RG 2) zugeführt wird, so daß die demselben Byte zugeordneten ersten und zweiten Signale vergleichbar sind.
2. 2. Fehlerprüfschaltung nach Anspruch !, dadurch gekennzeichnet, daß die Aufgänge des ersten und zweiten Registers (RG 1, RG 2) mit einem Multiplexer (MX) verbunden sind, η dessen Ausgang Leitungen (AL) angeschlossen sind, die zu dem Speicher (SP)\md zu der Vergleichsschaltung (UGL) führen.
3. 3. Fehlerprüfschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine erste Zeitschaltung (Zi) vorgesehen ist, die durch das zuerst erscheinende erste Signal der einem Byte zugeordneten ersten Signale gestartet wird und die nach Ablauf der Abtastzeit ein Signal abgibt, durch das der Speicher zur Übernahme des Inhaltes des ersten Registers (RG 1) veranlaßt wird.
4. 4. Fehlerprüfschaltung nach Anspruch 3, dadurch gekennzeichnet, daß ein Flip-Flop (NP) vorgesehen ist, dessen Setzeingang mit dem Ausgang der ersten Zeitschaltung (Zi) und dessen Ausgang mit dem Multiplexer (M-tyverbunden ist.
5. 5. Fehlerprüfschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß am Ausgang der Quersummenprüfschaltung (QF) ein zweites Flip-Flop (QS) und am Ausgang der Vergleichsschaltung (UGL) ein drittes Flip-Flop (VG) angeschlossen sind, die jeweils durch ein Taktsignal (Ti) von einer zweiten an die erste Zeitschaltung (Zi) angeschlossenen Zeitschaltung «> (Z2) gesetzt werden, wenn die Quersummenprüfschaltung (QF) bzw. Vergleichsschaltung (QGL) ein einen Fehlerfall anzeigendes Signal abgeben.
6. 6. Fehlerprüfschaltung nach Anspruch 5, dadurch gekennzeichnet, daß eine dritte Zeitschaltung (Z3) angeschlossen ist, die an die zweite Zeitschaltung (Z 2) angeschlossen ist und deren Ausgangssignal (T2) das erste Flip-Flop (NP) zurücksetzt, und daß durch die am Ausgang des ersten Flip-Flops erscheinende Rückflanke das erste und zweite Register (RG i,RG2) zurückgesetzt wird.