DE1449388B2 - Schaltungsanordnung zur korrektur von faelschlich versetzt auftretenden impulsen einer auf mehreren parallelen kanaelen dargestellten informationen - Google Patents
Schaltungsanordnung zur korrektur von faelschlich versetzt auftretenden impulsen einer auf mehreren parallelen kanaelen dargestellten informationenInfo
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Description
führungsbeispiel näher eingegangen. Ein Magnetband 10 wird von mehreren Köpfen abgefühlt, die
jeweils mit Übertragungsleitungen 11 α bis 11« verbunden
sind, welche zu den Eingängen zugeordneter Verstärker 12 a bis 12« führen. Die Köpfe fühlen auf
dem Band aufgezeichnete, zugeordnete Spuren ab. Auf dem Band sind jeweils ein oder mehrere Datenblocks
aufgezeichnet, von denen jeder eine größere Anzahl aus mehreren gleichzeitig aufgezeichneten Bits
bestehende Silben, sogenannte Bytes, umfaßt. Infolge leichter Ausrichtungsfehler der Leseköpfe oder der
Bandpositionen werden die gleichzeitig aufgezeichneten Bits eines Bytes aber nicht gleichzeitig, sondern
zu verschiedenen Zeitpunkten gelesen, was als Schieflauf-Effekt bezeichnet wird.
Die Bits eines schieflaufenden Bytes werden zur Ausschaltung von Störsignalen durch zugeordnete
Erkennungsschaltungen 14 a bis 14 η geschickt, bevor
sie in einem aus Kippstufen 16a bis 16« bestehenden Eingangsregister gespeichert werden.
Die Ausgangsimpulse der Kippstufen 16a bis 16« werden den Eingängen einer Vertikalparitäts-Prüfeinheit
18 (VRC) zugeführt, in welcher sie modulo 2 addiert werden. Derartige Prüfeinheiten sind bekannt,
sie bestehen im allgemeinen aus einer Pyramide von Antivalenz-Schaltungen.
Die Ausgangsimpulse des Eingangsregisters 16 werden weiterhin an die Eingänge einer Oder-Schaltung 26
angelegt. Der Ausgangsimpuls dieser Oder-Schaltung 26 gelangt zu einer Impuls-Verzögerungseinrichtung
31. Daher erzeugt die erste der Kippstufen 16a bis 16k, die durch das erste Bit eines Bytes eingestellt
wird, in der Oder-Schaltung 26 ein Ausgangssignal, welches die Impuls-Verzögerungseinrichtung 31, und
zwar zur Zeit RC-O, betätigt. Bei der Impuls-Verzögerungseinrichtung
31 kann es sich um eine an sich bekannte Vorrichtung handeln, z. B. um eine mit monostabilen
Multivibratoren arbeitende Verzögerungseinrichtung, einen oszillatorbetriebenen Zähler oder
Schaltring oder eine Anordnung mit Verzögerungsleitungen. Bei ihrer Betätigung liefert die Verzögerungseinrichtung
31 eine Folge von Ausgangsimpulsen RC-2, RC-5, RC-6 und RC-8, die nacheinander auf
die Betätigung zur Zeit RC-O ab hin abgegeben werden. Der Impuls RCS gelangt zu einem Und-Tor 39, das
den Zustand des Ausgangs der VRC-Einheit 18 zu einem etwas unter einer halben Bitperiode (Γ/2) später
liegenden Zeitpunkt abtastet. Eine Kippstufe 40 empfängt an ihrem Einstelleingang den Ausgangsimpuls
der VRC-Einheit 18. Wenn zur Zeit RCS ein Fehler vorliegt, wird die Kippstufe 40 eingestellt.
Wenn die Kippstufe 40 keinen Fehler anzeigt, macht ihr Ausgangsimpuls C ein Und-Tor 41 wirksam, so
daß ein »Kurzzeichen«-Torimpuls RC-6 das Und-Tor 41 passiert. Wenn dagegen ein Fehler zur Zeit RCS
angezeigt wird, wird statt dessen das Und-Tor 42 durch den Komplementausgangsimpuls C der Kippstufe
40 betätigt, so daß ein »Langzeichen«-Torimpuls RC-8 das Und-Tor 42 passiert. Infolgedessen liefert
eine an den Ausgang der Und-Tore 41 und 42 angeschlossene Oder-Schaltung 43 ein Ausgangssignal, welches
je nachdem, ob ein Vertikalparitätsfehler am Ausgang der Einheit 18 zur Zeit RCS besteht oder
nicht, entweder ein Kurzzeichen-Impuls RC-6 oder ein Langzeichen-Impuls RC-8 ist.
Das Ausgangssignal der Oder-Schaltung 43 wird den Und-Toren 21a bis 21« zugeführt, die jeweils die
Ausgangssignale von Kippstufen 16 a bis 16« empfangen, um den Ausgang des Eingangsregisters 16 abzutasten.
Die Und-Tore 21 können daher die Ausgänge des Eingangsregisters 16 entweder mit einem Kurzzeichen
oder mit einem Langzeichen-Impuls abtasten in Abhängigkeit davon, ob ein Fehler zur Zeit RCS
festgestellt wird oder nicht. Die abgetasteten Ausgangsimpulse der Und-Tore 21 werden in ein aus Kippstufen
23a bis 23« bestehendes Ausgangsregister eingegeben. Die Ausgangsimpulse des Registers 23 werden
ίο einer nicht in den Rahmsn der Erfindung fallenden
Vorrichtung (z. B. einem Rechner) irgendwann nach dem Einschreiben eines Zeichens und vor der Zeit
RC-2 zugeführt, zu welcher das Ausgangsregister 23 durch das nächstfolgende Zeichen in dem Block zurückgestellt
wird.
Der Ausgangsimpuls der Oder-Schaltung 43 (RC-6 oder RC-8) wird weiterhin durch eine Verzögerungsschaltung 32 geschickt, die eine im Vergleich zu einer
Bitperiode kurze Verzögerung bewirkt. Der Ausgangsimpuls
der Verzögerungsschaltung 32, entweder RC-6d oder RC-8d, stellt die Kippstufen 16a bis 16« und die
VRC-Kippstufe 40 zurück.
F i g. 2 veranschaulicht den Zeitplan für ein Byte. Ein Byte besteht aus sieben Bitpositionen 61 bis 67,
von denen jede eine »0« (kein Impuls) oder eine »1« (Impuls) darstellen und nach dem NRZI-Verfahren
aufgezeichnet sein kann. Die Bitpositionen 61 bis 67 stellen das zeitliche Auftreten der einzelnen Bits und
nicht die Art und Weise dar, in die Bits tatsächlich auf dem Band erscheinen. Die Bitpositionen 61 bis 67
weisen einen beträchtlichen linearen Schieflauf auf. Benachbarte Bits haben dadurch einen zeitlichen Abstand
K. In jeder Spur sind einander entsprechende Bitpositionen durch eine Periode T getrennt, z. B. die
Bitpositionen 61 und 71.
Außerdem ist vorausgesetzt, daß mindestens ein »1«-Bit pro Byte vorhanden ist, wie man es mit binärer
Verschlüsselung und ungerader Parität oder mit binärdezimaler Verschlüsselung erreicht. Die ersten sechs
Bitpositionen 61 bis 66 müssen innerhalb einer halben Bitperiode (772) auftreten. Die letzte Bitposition 67
kann später als T\1 nach der ersten Bitposition auftreten. Das Bit 67 tritt z. B. zu einer Zeit S + Γ/2
nach der ersten Bitposition des Bytes auf. Weiterhin tritt die zweitletzte Bitposition 66 zu einer Zeit Tß—E
nach der ersten Bitposition des Bytes auf. Hierbei wird ein linearer Schieflauf vorausgesetzt, d. h. daß
der Abstand zwischen benachbarten Bits K für alle benachbarten Bits gleich ist. Dies stellt jedoch nur
eine Vereinfachung zur Erleichterung der mathematischen Berechnung dar. Sehr häufig ist der Schieflauf
nicht linear, aber mit Hilfe der auf dem linearen Schieflauf beruhenden Erläuterung der Erfindung kann
auch die Wirkungsweise der Erfindung bei verschiedenen Bedingungen leicht verstanden werden. Das
Byte hat 5-Bits. Die Rückstellzeit des Registers 16 wird durch R dargestellt. Der früheste Zeitpunkt, zu
dem die VRC-Einheit 18 geprüft werden kann, ist also (B-I)K nach dem ersten Bit des Bytes. Außerdem
C
rrt
muß der kürzeste Torimpuls RC-6 kurzer als -γ—S—R
und länger als die VRC-Prüfzeit sein, welche größer ist als (B-V)K.
T
Der Kurzzeichen-Impuls muß also zwischen -y — R
Der Kurzzeichen-Impuls muß also zwischen -y — R
und (B-Y)K auftreten, und zwar vorzugsweise möglichst
nahe an (B-V)K. Er darf nicht vor der ersten Bitposition 71 des nächsten Bytes auftreten.
Dagegen wird der Langzeichen-Impuls durch den
frühesten Zeitpunkt, zu dem ein Zeichentor betätigt werden kann, bestimmt, d. h. durch die erste Bitposition.
Infolgedessen kann sich der Langzeichen-γ hinaus um einen
Betrag (K-R)Jl erstrecken. Dies ist der Betrag, um
den erfindungsgemäß der Abfragebereich gegenüber demjenigen vergrößert wird, der bei bisher bekannten
derartigen Anordnungen erreichbar war.
F i g. 3 und 4 A bis J veranschaulichen eine zeitliche Folge von Bytes mit sechs Bitpositionen und die resultierenden
Signale, die beim Betrieb der Schaltung von F i g. 1 entstehen. Die Zeichen CH-I, CH-2, CH-3
und CH-4 weisen an den mit einem Kreis bezeichneten Positionen ein »1«-Bit und an den Bitpositionen ohne
Kreis ein »O«-Bit auf. Das Zeichen CH-I enthält also
nur ein »1«-Bit in Position 166, der letzten Bitposition des Bytes. F i g. 4 J stellt die gesamte theoretische
Zeichenzeit dar, nämlich die Zeit, während welcher alle sieben Bitpositionen jedes Zeichens auftreten. Der
Kurvenzug in F i g. 4 J ist symmetrisch und hat von Periode zu Periode dieselbe Form. Dieser Kurvenzug
ist jedoch nicht von Daten, die vom Band abgelseen werden, ableitbar, da nur die »1 «-Bitpositionen in Erscheinung
treten. F i g. 4 A stellt den VRC-Ausgangsimpuls für ungerade Parität aus der Schaltung 18 dar.
Durch eine ungerade Zahl von empfangenen »1«-Bits in einem Byte wird die Ausgangspannung der VRC-Einheit
18 erhöht, und durch gerade Zahlen von »1«-Bits wird sie erniedrigt. Das erste »1«-Bit 166 erhöht
also die Ausgangsspannung, und die Rückstellung der Kippstufen 16a bis 16n durch RC-6d oder RC-Sd
erniedrigt die Ausgangsspannung der VRC-Schaltung, wie aus F i g. 4 A hervorgeht. Ebenso wird während
des zweiten Zeichens die Ausgangsspannung durch das Bit 171 erhöht, durch das Bit 173 erniedrigt und
durch das Bit 176 wieder erhöht.
Das erste »!«-Bit jedes Zeichens betätigt die Verzögerungsvorrichtung
31 zur Zeit jRC-0. Zu der ersten in F i g. 4 B gezeigten VRC-Abtastzeit RCS ist also
die VRC-Ausgangsspannung hoch (was bedeutet, daß alle Bits des Bytes zur Zeit RCS angekommen sind).
Durch den Ausgangsimpuls C der Kippstufe 40 wird der Kurzzeichenimpuls wirksam gemacht, so daß
RC-6 durch das Tor 41 gelangen und der in F i g. 4 C gezeigte Torimpuls sein kann. Kurz danach erscheint
der verzögerte Torimpuls RC-6d, kurz vor dem ersten Bit 171 des nächsten Zeichens. Die Bitpositionen für
die in F i g. 3 gezeigten Zeichen CiT-I und CH-2 sind
die schwierigsten Fälle, die auftreten können. Hier enthält das Zeichen CH-I das letzte Bit als einziges
Bit, und das nächste Zeichen weist ein »1«-Bit in der ersten Bitposition 171 auf. Während des Empfanges
des zweiten Zeichens stellt die VRC-Abtastung fest, daß die VRC-Ausgangsspannung niedrig ist, was
anzeigt, daß ein noch nicht vollständig empfangenes Bit vorliegt. Diese VRC-Kippstufe 40 wird durch das
Fehlerausgangssignal der Einheit 18 zur Zeit RCS eingestellt, und das Tor 42 wird wirksam gemacht,
damit RC-8 der Torimpuls wird. Daher tritt RC-8 nach Empfang des letzten »1«-Bits 176 auf, und der
Schieflauf des zweiten Zeichens ist damit beseitigt. Das dritte Zeichen enthält ein »1«-Bit in seiner ersten
Position 181 und weitere Bits in der zweiten und der vierten Bitposition 182 bzw. 184. Zur Zeit RCS wird
ίο daher kein VRC-Fehler angezeigt, und der Kurzzeichenimpuls
RC-6 wird ausgewählt. Dieser tritt bereits vor der letzten Bitposition 186 des Bytes auf;
aber das bereitet keine Schwierigkeiten, da in dieser kein Impuls vorliegt. Ebenso treten bei Ankunft des
vierten Zeichens dessen drei »1«-Bits in den Positionen 191, 193 und 194 vor der VRC-Abtastung zur Zeit
jRC-5 auf, wobei kein VRC-Fehler festgestellt wird, und
wieder der Kurzzeichenimpuls RC-6 verwendet wird.
F i g. 5 zeigt insofern eine Abänderung gegenüber Fig. 1, als ein veränderlicher Torimpuls erzeugt wird.
In F i g. 5 sind die Tore 41 und 42 an die Ausgänge C bzw. C der VRC-Einheit 18 angeschlossen. Eine Kippstufe
140 wird durch jeden Impuls RCS eingestellt und liefert einen Erregerimpuls zum Tor 41. Die Kippstufe
140 wird durch RC-8 rückgestellt.
Während des Betriebes wird zur Zeit RC-S die Kippstufe 140 eingestellt. Wenn kein VRC-Fehler besteht,
macht der Ausgangsimpuls C das Tor 41 wirksam, so daß zur Zeit RCS ein Torimpuls erzeugt wird, der
einen Rückstellimpuls RCSd über die Verzögerungsschaltung 32 in F i g. 1 auslöst. Wenn dagegen ein
VRC-Fehler zur Zeit RCS angezeigt wird, liefert keins der Tore 41 und 42 ein Ausgangssignal. Sobald
aber das letzte Bit ankommt und die VRC-Ausgangsspannung erniedrigt, wird das Tor 41 in diesem
Augenblick betätigt. Es liefert einen Torimpuls, der ebenso die Daten überträgt und ein Rückstellsignal
durch die Verzögerungseinrichtung 32 auslöst. Auf diese Weise läßt sich jederzeit zwischen RCS und RC-8
ein veränderlicher Torimpuls erzeugen. In jedem Fall wird zur Zeit RC-8 durch den direkten Anschluß an
das Tor 42 ein Torimpuls erzeugt, wenn zu dieser Zeit ein VRC-Fehler bestehen sollte, wie es bei einem tatsächlichen
Ubertragungsfehler der Fall sein kann.
Bei der Beschreibung der Erfindung ist bisher angenommen worden, daß beim Ablesen irgendwelcher
Bytes kein Bitausfall eingetreten ist. Auch ein solcher Fehler kann unter Verwendung eines bereits vorgeschlagenen
Systems beherrscht werden, in welchem zwei Register unterschiedlicher Ansprechempfindlichkeit
vorgesehen sind und in welchem normalerweise das Register geringerer Ansprechempfindlichkeit benutzt
wird mit Ausnahme der Zeit, in der ein Paritätsfehler besteht. Die vorliegende Erfindung läßt sich bei
dem vorgeschlagenen System sowohl auf das Register hoher Ansprechempfindlichkeit als auch auf dasjenige
niedriger Ansprechempfindlichkeit anwenden.
Hierzu 1 Blatt Zeichnungen
Claims (4)
1. Schaltungsanordnung zur Korrektur von aufgezeichneten Informationen dadurch verbessert,
fälschlich versetzt auftretenden Impulsen einer auf 5 daß der Abtasteinrichtung jeder Spur des Aufzeichmehreren
parallelen Kanälen dargestellten Infor- nungsträgers ein Pufferspeicher, ein Eingangszähler,
mation einer Datenübertragungseinrichtung mit eine Vergleichsschaltung und allen Spuren des Auf-Zwischenspeicherregister
und nachgeschalteter Pa- Zeichnungsträgers ein gemeinsamer Ausgangszähler ritätsprüfeinrichtung in wenigstens einer Richtung zugeordnet sind, und daß die Bits jeder Aufzeichfür
elektronische Datenfernübertragungssysteme io nungsspur in aufeinanderfolgende Speicherstellen ihrer
und Speicher elektronischer Rechenmaschinen, Pufferspeicher übertragen werden, deren belegte Speidadurchgekennzeichnet,
daß die Aus- cherstellen von ihren Eingangszählern gezählt und gänge des als Zwischenspeicherregister dienenden durch die Vergleichsschaltung mit der Stellung des
Eingangsregisters (16) über eine mehreingängige gemeinsamen Ausgangszählers, der nach erfolgter
Oder-Schaltung (26) mit einer Impulsverzögerungs- 15 Ausgabe eines Zeichens aus den Pufferspeichern in
einrichtung (31) verbunden sind, die in Abhängig- seine nächste Stellung weitergeschaltet wird, verglichen
keit der Einstellung der Stufen (16 a bis 16 ή) des werden, wobei die einander parallel zugeordneten Bits
Eingangsregisters (16) vom Auftreten des ersten aller Aufzeichnungsspuren zu einem Ausgangsspeicher
Impulses an Abtastsignale (RC-O bis RCn) zur Ab- dann übertragen werden, wenn alle Eingangszähler
fühlung der Paritätsschaltung (18) liefert, die des- 20 eine Zählstellung erreicht haben, die der Stellung des
halb mit der Impulsverzögerungseinrichtung (31) Ausgangszählers entspricht und in der diese den Ververbunden
ist und der außerdem von in einem gleichsschaltungen ein Vergleichssignal zuleitet,
bestimmten Zeitabstand auftretenden Abtastsigna- In der USA.-Patentschrift 2 991 452, wird ebenfalls len (RC-6 und RC-S) gesteuerte Torschaltungen eine Einrichtung zur Schieflaufkorrektur beschrieben, (41, 42) nachgeschaltet sind, deren Ausgangs- 25 die Schieflauffehler von praktisch einer Zeichenperiode signale die gleichzeitige Übertragung der im Ein- ausgleichen kann. Diese Schaltungsanordnung ist dagangsregister (16) eingetragenen Bits bzw. Impulse durch charakterisiert, daß mit den Eingangsleitungen in ein Ausgangsregister (23) einleiten. ein aus mehreren Teilen bestehendes, Impulse spei-
bestimmten Zeitabstand auftretenden Abtastsigna- In der USA.-Patentschrift 2 991 452, wird ebenfalls len (RC-6 und RC-S) gesteuerte Torschaltungen eine Einrichtung zur Schieflaufkorrektur beschrieben, (41, 42) nachgeschaltet sind, deren Ausgangs- 25 die Schieflauffehler von praktisch einer Zeichenperiode signale die gleichzeitige Übertragung der im Ein- ausgleichen kann. Diese Schaltungsanordnung ist dagangsregister (16) eingetragenen Bits bzw. Impulse durch charakterisiert, daß mit den Eingangsleitungen in ein Ausgangsregister (23) einleiten. ein aus mehreren Teilen bestehendes, Impulse spei-
2. Schaltungsanordnung nach Anspruch 1, da- chemdes Register verbunden ist, daß die Eingangsdurch
gekennzeichnet, daß die Torschaltungen (41 30 impulse während eines Differenz-Zeitintervalls ge-
und 42) an die Ausgänge (C bzw. C) der Paritäts- speichert werden und daß sie unter Steuerung von
schaltung (8) angeschlossen sind und daß die Zählern, die die Prüfung der übertragenen Impulse
Steuereingänge der genannten Torschaltungen mit bzw. Informationen vornehmen, gesteuert aus dem
einer Kippschaltung (140) verbunden sind, die von Register entnommen werden. Zur Steuerung dieses
einem Abtastsignal der Verzögerungseinrichtung 35 Vorganges ist ein sehr schnelles aufwendiges Zähleingestellt
und nach einem bestimmten Zeitintervall register erforderlich. Diese Schaltungsanordnung hat
von einem weiteren Abtastsignal der Verzögerungs- außerdem den Nachteil, daß sie genauso, wie die in
einrichtung (31) rückgestellt wird. IRE Convention Record, Vol. 3, Part. 7, 1955, S. 3
3. Schaltungsanordnung nach den Ansprüchen 1 bis 11, beschriebene Einrichtung nicht für hohe Bit-
und 2, dadurch gekennzeichnet, daß das Auslesen 40 dichten bei magnetischen Aufzeichnungsträgern bzw.
des Eingangsregisters (16) beim Vorliegen eines bei hohen Ubertragungsgeschwindigkeiten bei Daten-Paritätsfehlers
zum Prüfzeitpunkt nach einer be- fernübertragungsanlagen verwendet werden kann, da
stimmten festen Verzögerung auslösbar ist. ihr Auflösungsvermögen nicht für diese Aufgabe aus-
4. Schaltungsanordnung nach den Ansprüchen 1 reicht.
und 2, dadurch gekennzeichnet, daß das Auslesen 45 Der vorliegenden Erfindung liegt deshalb die Aufdes
Eingangsregisters (16) beim Vorliegen eines gäbe zugrunde, eine verbesserte Schaltungsanordnung
Paritätsfehlers zum Prüfzeitpunkt nach Behebung der erstgenannten Art zu schaffen, bei welcher die
des Paritätsfehlers auslösbar ist. höchstzulässige Verzögerung der Bits innerhalb eines
Zeichens um einen merklichen Betrag früher liegen
50 kann als bei den bekannten derartigen Anordnungen.
Die erfindungsgemäße Lösung besteht darin, daß die Ausgänge des als Zwischenspeicherregister dienen-
Die Erfindung betrifft eine Schaltungsanordnung den Eingangsregisters über eine mehreingängige Oderzur
Korrektur von fälschlich versetzt auftretenden Schaltung mit einer Impulsverzögerungseinrichtung
Impulsen auf mehreren parallelen Kanälen von Daten- 55 verbunden sind, die in Abhängigkeit der Einstellung
Übertragungseinrichtungen beim Übertragungsvorgang der Stufen des Eingangsregisters vom Auftreten des
in elektronischen Rechenmaschinen, wie z. B. beim ersten Impulses an Abtastsignale zur Abfühlung der
Lesevorgang eines Magnetbandspeichers. Paritätsschaltung liefert, die deshalb mit der Impulsin
bekannten Einrichtungen dieser Art werden die verzögerungseinrichtung verbunden ist und der außer-Bits
in einer Dichte von der Größenordnung von unge- 60 dem von in einem bestimmten Zeitabstand auftretenden
fähr 20 Bits pro mm aufgezeichnet. Bei neueren Ein- Abtastsignalen gesteuerte Torschaltungen nachgerichtungen
zur magnetischen Aufzeichnung ist es schaltet sind, deren Ausgangssignale die gleichzeitige
jedoch auch möglich, Informationen in einer Dichte Übertragung der im Eingangsregister eingetragenen
von 200 Bits pro mm aufzuzeichnen. Diese hohe Dichte Bits bzw. Impulse in ein Ausgangsregister einleiten,
der Aufzeichnung verlangt, daß die zu einem Zeichen 65 Im folgenden wird die Erfindung an Hand zweier
gehörigen Bits, die auf mehreren Spuren aufgezeichnet in den Zeichnungen dargestellter Ausführungsbeispiele
sind, genau gleichzeitig abgetastet werden. Diese näher beschrieben,
gleichzeitige Abtastung der Bits wird gestört, wenn Es sei zunächst auf das in F i g. 1 gezeigte Aus-
gleichzeitige Abtastung der Bits wird gestört, wenn Es sei zunächst auf das in F i g. 1 gezeigte Aus-
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US246708A US3287714A (en) | 1962-12-24 | 1962-12-24 | Deskewing utilizing a variable length gate |
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DE1449388A1 DE1449388A1 (de) | 1969-11-06 |
DE1449388B2 true DE1449388B2 (de) | 1972-02-24 |
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ID=22931865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19631449388 Pending DE1449388B2 (de) | 1962-12-24 | 1963-12-20 | Schaltungsanordnung zur korrektur von faelschlich versetzt auftretenden impulsen einer auf mehreren parallelen kanaelen dargestellten informationen |
Country Status (3)
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---|---|
US (1) | US3287714A (de) |
DE (1) | DE1449388B2 (de) |
GB (1) | GB1018763A (de) |
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US4394695A (en) * | 1981-02-02 | 1983-07-19 | Sharp Corporation | Method and apparatus for evaluating recording systems |
Family Cites Families (2)
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US2977578A (en) * | 1957-11-29 | 1961-03-28 | Howard L Daniels | Controlled circuits for interim storage systems |
US3130392A (en) * | 1961-12-26 | 1964-04-21 | Ibm | Deskewing using last bit of a byte |
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1962
- 1962-12-24 US US246708A patent/US3287714A/en not_active Expired - Lifetime
-
1963
- 1963-12-17 GB GB49683/63A patent/GB1018763A/en not_active Expired
- 1963-12-20 DE DE19631449388 patent/DE1449388B2/de active Pending
Also Published As
Publication number | Publication date |
---|---|
US3287714A (en) | 1966-11-22 |
GB1018763A (en) | 1966-02-02 |
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