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Fehlerprüfschaltung
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Die Erfindung bezieht sich auf eine Fehlerprüfschaltung für von einem
Magnetband gelesene NRZ-Lesesignale.
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Bei Magnetbandspeichern werden die einzelnen Bits eines Bytes auf
benachbart verlaufenden Spuren gespeichert. Zum Beispiel sind 9 solcher Spuren vorgesehen.
Dann werden in diesen 9 Spuren 8 Informationsbits und ein Paritätsbit abgespeichert.
Beim Auslesen der auf einem Magnetband aufgebrachten Informationen wird jeweils
ein Byte parallel ausgelesen. Da jedoch die zu einem Byte gehörenden Bits nicht
gleichzeitig gelesen werden, z.B. aufgrund von Schräglauf des Bandes, wird eine
bestimmte Abtastzeit festgelegt, innerhalb der die Bits eines Bytes in der Regel
auftreten. Erst nach Ablauf dieser Abtutzeit wird mit der Auswertung der Lesesignale
begonnen.
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Bevor die Lesesignale nun ausgewertet werden, muß zunächst festgestellt
werden, ob sie fehlerfrei sind. Dies kann mit Hilfe der Paritätsprüfung erfolgen.
Hier wird die Quersumme eines Bytes festgestellt und dann überprüft, ob die Quersumme
richtig ist. Zum Beispiel ist die Quersumme nur dann
richtig, wenn
sie ein ungerades Ergebnis hat.
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Hinter der Speicherzelle für ein Byte auf dem Magnetband folgt ein
bitfreier Bereich, bevor das nächste Byte beginnt. Auch dieser bitfreie Raum kann
überprüft werden.
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Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Fehlerprüfschaltung
für von einem Magnetband gelesene Lesesignale anzugeben, durch die die Quersumme
der ausgelesenen Bits festgestellt wird und überprüft wird, ob im bitfreien Raum
nach einem Byte ein Bit auftritt. Diese Aufgabe wird dadurch gelöst, daß von einer
ersten Schwellwertschaltung ein erstes Signal abgegeben wird, wenn das Lesesignal
eine erste hohe Schwelle überschreitet, daß eine zweite Schweliwertschaltung vorgesehen
ist, die ein zweites Signal abgibt, wenn das Lemssignal eine zweite niedrigere Schwelle
überschreitet, daß zur Speicherung der ersten Signale ein erstes Register vorgesehen
ist, daß zur Speicherung der zweiten Signale ein zweites Register vorgesehen ist,
daß ein Speicher vorgesehen ist, in dem nach Ablauf der Abtastzeit für das Lesen
eines Bytes vom Magnetband der Inhalt des ersten Registers übernommen wird, daß
zur Bestimmung der Quersumme der einem Byte zugeordneten ersten Signale eine Quersummenprüfschaltung
an den Speicher angeschlossen ist, und daß an den Speicher eine Vergleichsschaltung
angeschlossen ist, der nach Übertragung des Inhalts des ersten Registers in den
Speicher der Inhalt des zweiten Registers zugeführt wird, so daß die demselben Byte
zugeordneten ersten und zweiten Signale vergleichbar sind.
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Am Ausgang des ersten und zweiten Registers kann ein Multiplexer angeordnet
sein, der das erste und das zweite Register auf eine Leitung schalten kann, die
zur Speicher-und zur Vergleichsschaltung führt.
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Zweckmäßigerweise ist eine erste Zeitschaltung vorgesehen, der der
Inhalt des ersten Registers zugeführt wird und durch das zuerst erscheinende Bit
eines Bytes gestartet wird. Nach Ablauf der Abtastzeit gibt sie ein Signal ab, durch
die der Inhalt des ersten Registers in den Speicher übernommen wird.
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Das Umschalten des Multiplexers kann auf einfache Weise mit Hilfe
eines ersten Flip-Flops durchgeführt werden. Sein Setzeingang ist dann mit dem Ausgang
der ersten Zeitschaltung verbunden, sein Ausgang liegt an dem Multiplexer. Nach
Ablauf der Abtastzeit wird das Flip-Flop gesetzt, es beeinflußt den Multiplexer
so, daß dieser das zweite Register an die Leitung schaltet.
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Am Ausgang der Quersummenprüfschaltung kann ein zweites Flip-Flop
vorgesehen werden, das das Prüfergebnis der Quersummenprüfschaltung im Fehlerfall
übernimmt. Ebenso kann an die Vergleichsschaltung ein drittes Flip-Flop angeschlossen
werden, das gesetzt wird, wenn der Vergleich zwischen dem Inhalt des ersten Registers
und dem Inhalt des zweiten Registers Ungleichheit ergibt. Das zweite bzw.
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das dritte Flip-Flop übernehmen die Fehlersignale von der Quersummenprüfschaltung
bzw. der Vergleichsschaltung erst dann, wenn an sie ein Taktsignal angelegt wird.
Dieses Taktsignal wird mit Hilfe einer zweiten Zeitschaltung erzeugt und erscheint
erst, wenn nach Beginn der Abtastzeit die auf ein gespeichertes Byte folgende bit
freie Zeit beendet ist. In der bitfreien Zeit auftretende unerwünschte Bits beeinflussen
dabei das zweite Register, das bis zum Ende der bitfreien Zeit an die Vergleichsschaltung
angeschlossen ist.
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Mit Hilfe einer dritten Zeitschaltung kann ein drittes Taktsignal
erzeugt werden, durch das das erste Flip-Flop
zurückgesetzt wird.
Dadurch werden aber auch die Register 1 und 2 zurückgesetzt.
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Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt
ist, wird die Erfindung weiter erläutert. Es zeigen: Fig.1 ein Zeitdiagramm, in
dem der Verlauf eines Lesesignales bei dem NRZ-Schreibverfahren und der Verlauf
des gleichgerichteten Lesesignales mit Einzeichnung der Schwellen für die Schwellwertschaltungen,
aufgetragen über die Zeit, dargestellt ist.
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Fig.2 ein Blockschaltbild, aus der sich die Lage der Schwellwertschaltungen
ergibt, Fig.3 ein Schaltbild der Fehlerprüfschaltung ohne Schwellwertschaltungen
und Fig.4 ein Spannungsdiagramm, in dem die Spannungen an einzelnen Stellen der
Fehlerprüfschaltung dargestellt sind.
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Die Fehlerprüfschaltung soll anhand des NRZ-Schreibverfahrens erläutert
werden. Aus Figur 1 ergibt sich dabei in der ersten Zeile die auf dem Magnetband
in einer Spur gespeicherte Information. In der zweiten Zeile kann der Verlauf des
Lesesignales entnommen werden. Dabei sind auch Störsignale eingezeichnet. Zum Beispiel
ist gestrichelt der Ausfall eines Lesesignales RO gezeigt, weiterhin ist ein Störsignal
SI dargestellt. In der dritten Zeile der Figur 1 ist das Lesesignal im gleichgerichteten
Zustand gezeigt. In dem gleichgerichteten Lesesignal sind weiterhin zwei Schwellwertspannungen
eingezeichnet, und zwar die höhere Schwellwertspannung URO und die niedrigere Schwellwertspannung
URU.
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Die in der Zeile 2 der Figur 1 angegebenen Fehlersignale sollen mit
Hilfe der Fehlerprüfschaltung festgestellt werden.
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Aus der Figur 2 ergibt sich nun ein Blockschaltbild der Eingangsschaltung
zur Fehlerprüfschaltung. Zunächst ist eine Signalguelle IG angegeben, die die Lesesignale
abgibt.
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Diese Signalquelle wird in der Realität von einem Magnetkopf gebildet.
Das Lesesignal IG wird einem Verstärker V zugeleitet, der das Lesesignal verstärkt.
Anschließend wird das Lesesignal in der Gleichrichterschaltung GL gleichgerichtet.
An den Ausgang der Gleichrichterschaltung GL ist eine erste Schwellwertschaltung
SW1 und eine zweite Schwellwertschaltung SW2 angeschlossen. Die erste Schwellwertschaltung
SWl hat einen Schwellwert UR0, der hoch ist, die zweite Schwellwertschaltung SW2
hat einen Schwellwert URU, der niedriger liegt. Am Ausgang der ersten Schwellwertschaltung
sW1 erscheint also ein erstes Signal S1, wenn die Lesesignalspannung den Schwellwert
URO überschreitet, am Ausgang der zweiten Schwellwertschaltung erscheint ein zweites
Signal S2, wenn die Lesesignalspannung die niedrigere Schwelle URU überschreitet.
Das erste Signal S1 wird in einem Flip-Flop, das zweite Signal S2 in einem Flip-Flop
FFU gespeichert. Die Übernahme der Signale S1 und S2 in die Flip-Flops FF0 und FFU
erfolgt mit Hilfe eines Taktsignales T0, das aus dem Lesesignal auf bekannte Weise
abgeleitet wird. Dazu ist eine Differenzierschaltung mit anschließender Signalbegrenzung
DFF vorgesehen.
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Der weitere Aufbau der Fehlerprüfschaltung kann der Figur 3 entnommen
werden. Die dort dargestellten Register RG1 (erstes Register) und RG2 (zweites Register)
bestehen aus den in Figur 2 dargestellten, den jeweils 8 Spuren zugeordneten Flip-Flops
FF0 bzw. FFU. In das erste Register RG1 werden die 9 einem Byte zugeordneten ersten
Signale S11 bis S19 von den neun jeweils einer Spur auf dem Magnetband zugeordneten
ersten Schwellwertschaltung SW1 eingespeichert. Ent-
sprechend werden
in dem zweiten Register RG2 die zweiten Signale S21 - S29 von den 9 jeweils einer
Spur-zugeordneten zweiten Schwellwertschaltung SW2 gespeichert.
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Das erste Register RG1 und das zweite Register RG2 sind mit einem
Multiplexer MX verbunden und zwar dergestalt, daß bei Anliegen einer logischen ~1"
am Steuereingang 5 des Multiplexers der Inhalt von RG2 an den Multiplexerausgang
durchgeschaltet wird, bzw. daß eine logische "0§' am Multiplexer-Steuereingang den
Inhalt von RG1 an den Multiplexer-Ausgang durchschaltet.Es führen dabei jeweils
9 Leitungen von jedem Register RG1 bzw. RG2 zum Multiplexer MX. An den Ausgang des
Multiplexers MX sind 9 Leitungen AL angeschlossen; diese Leitungen können die Lesedatenschnittstelle
zwischen Magnetbandgerät und Magnetbandsteuerung bilden. Die neun Ausgangsleitungen
des Multiplexers MX sind zunächst mit einem Speicher SP verbunden. Sie fühcen zudem
zu einer Vergleichsschaltung UGL, die außerdem mit dem Ausgang des Speichers SP
verbunden ist. An den Ausgang des Speichers SP ist weiterhin eine Quersummenprüfschaltung
QF angeschlossen.
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Die Ausgangsleitungen des Multiplexers MX sind weiterhin mit einem
ODER-Glied OD verbunden, dessen einziger Ausgang zu einem Flip-Flop FFE führt. Der
Ausgang des Flip-Flops FFE ist an eineverste Zeitschaltung Z1 angeschlossen, die
z.B. aus einer monostabilen Kippschaltung bestehen kann.
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Die erste Zeitschaltung Z1 erzeugt einen Impuls, dessen Dauer gleich
der Abtastzeit ist. Diese Zeit wird durch den Zeitraum festgelegt, der zum Auslesen
der Bits eines Bytes erforderlich ist. Das Signal am Ausgang der Zeitschaltung Z1
kann noch einer weiteren zusätzlichen Zeitschaltung Z11 zugeleitet werden, die von
der Rückflanke des Signals
von der Zeitschaltung Z1 einen Impuls
ableitet. Sie ist dann mit dem Speicher SP verbunden. Wenn der Impuls von der Zeitschaltung
Z11 an den Speicher SP angelegt wird, wird in diesen die am Eingang anliegende Information
übernommen.
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Der Ausgang der Quersummenprüfschaltung QF ist mit einem Flip-Flop
OS verbunden, der Ausgang der Vergleichsschaltung UGL an den Eingang eines Flip-Flops
VG angeschlossen.
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Wenn am Ausgang der Quersummenprüfschaltung QF ein Signal erscheint,
das eine falsche Quersumme anzeigt, kann dieses bei Anliegen eines Taktsignales
Tl in das Flip-Flop QS übernommen werden. Wenn am Ausgang der Vergleichsschaltung
UGL ein Signal abgegeben wird, das die Ungleichheit zwischen dem Inhalt des ersten
und des zweiten Registers anzeigt, so kann dieses bei Vorliegen des Taktsignales
T1 in das Flip-Flop VG übernommen werden. Das Taktsignal T1 wir mit Hilfe einer
zweiten Zeitschaltung Z2, die an den Ausgang der ersten Zeitschaltung Z1 angeschlossen
ist, erzeugt. Die Zeitschaltung Z2 kann aus zwei monostabilen Kippschaltungen TLO
und TLI bestehen.
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Die Ausgänge der Flip-Flops QS und VG führen zu einem ODER-glied 01,
dessen Ausgang mit einem weiteren Flip-Flop BY verbunden ist, Dieses Flip-Flop wird
gesetzt, wenn zumindest eines der Flip-Flops QS und VG gesetzt ist. Dies geschieht
mit Hilfe eines dritten Taktsignals T2, das von einer dritten Zeitschaltung Z3 abgegeben
wird, die mit der zweiten Zeitschaltung Z2 verbunden ist.
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Weiterhin ist ein Flip-Flop NP vorgesehen, dessen Setzeingang mit
der Zeitschaltung Z11 und dessen Rücksetzeingang mit der Zeitschaltung Z3 verbunden
ist. Der Ausgang des Elip-Flops NP führt zu dem Multiplexer MX und über eine
weitere
Zeitschaltung Z4 zu den Rücksetzeingängen des ersten und zweiten Registers>G1
und RG2.
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Das Taktsignal T2 wird weiterhin dazu verwendet, das Flip-Flop FFE
zurückzusetzen.
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Anhand des Zeitdiagramms der Figur 4 wird die Funktion der Fehlerprüfschaltung
erläutert. Dabei ist in der Ausführung der Figur 4 angenommen, daß die Register
RG1 und RG2 pro Byte 3 Bit enthalten. In der ersten Zeile der Figur 4 ist das erste
Signal 511, in der dritten Zeile das erste Signal S12 und in der fünften Zeile das
erste Signal 513 dargestellt. Entsprechend ist in der zweiten Zeile das zweite Signal
S21, in der vierten Zeile das zweite Signal 522 und in der sechsten Zeile das zweite
Signal 523 gezeichnet.
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Im Ausführungsbeispiel ist das erste Signal 512 nicht vorhanden, d.h.
das Lesesignal dieser Spur hat die höhere Schwelle der Schwellwertschaltung SW1
nicht überschritten. Es ist auch dargestellt, daß die einzelnen Signale S1 und S2
zeitlich versetzt am Ausgang des ersten und zweiten Registers erscheinen.
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Bei den Schaltelementen der Figur 3 ist zu Beginn eines Lesevorganges
das Flip-Flop NP zurückgesetzt, ebenso das Flip-Flop FFE. Dementsprechend ist das
erste Register RG1 von dem Multiplexer MX zu den Ausgangsleitungen AL durchgeschaltet.
Die Ausgänge des zweiten Registers RG2 sind dagegen von dem Multiplexer MX nicht
zu den Leitungen AL durchgeschaltet.
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Das zuerst erscheinende erste Signal <im Ausführungsbeispiel 511)
gelangt über das ODER-Glied OD zum Flip-Flop FFE und setzt dieses. Der Zustand des
Flip-Flops FFE ergibt sich aus Zeile 7 der Figur 4. Das Ausgangssignal des
Flip-Flops
FFE startet die erste Zeitschaltung Z1 (Zeile 8) .Die Rückflanke der Zeitschaltung
Zl erscheint erst dann, wenn die Abtastzeit beendet ist. Durch die Rückflanke wird
die Zeitschaltung Z11 gestartet (Zeile 9). Die Vorderflanke des Ausgangssignals
der Zeitschaltung Z 11 veranlaßt nun den Speicher SP die an seinem Eingang anliegende
Information zu übernehmen. Da der Multiplexer MX zu diesem Zeitpunkt das erste Register
RG1 zu den Leitungen AL durchschaltet, wird also der Inhalt des ersten Registers
RGl in den Speicher SP übernommen. Dies zeigen die Zeilen 14,15 und 16.
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Mit der Vorderflanke des Ausgangssignales der Zeitschaltung Z11 wird
weiterhin das Flip-Flop NP gesetzt (Zeile 13).
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Dadurch wird der Multiplexer MX veranlaßt, den Ausgang des zweiten
Registers RG2 zu den Leitungen AL durchzuschalten.
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Damit liegt der Inhalt des zweiten Registers RG2 über die Leitungen
AL an der Vergleicherschaltung UGL an.
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Da die einem Byte zugeordneten ersten Signale 51 im Speicher SP stehen,
können diese in der Paritätsprüfschaltung OF überprüft werden. Die Paritätsprüfschaltung
QF gibt ein Signal ab, wenn die Quersumme der einem Byte zugeordneten ersten Signale
nicht richtig ist. Dies ist im vorliegenden Beispiel der Fall (Zeile 17), da das
Signal S12 ausgefallen ist (siehe Fig. 4, Zeile 3).
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In der Vergleicherschaltung UGL werden die einem Byte zugeordneten
ersten und zweiten Signale miteinander verglichen.
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Die Vergleicherschaltung UGL gibt dann ein Signal ab, wenn die ersten
und zweiten Signale ungleich sind. Dies ist im vorliegenden Fall ebenfalls gegeben
(siehe Zeile 19 der Figur 4).
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Das Ausgangssignal der Paritätsprüfschaltung OF wird in das Flip-Flop
OF übernommen (Zeile 18), wenn das Taktsignal Tl (Zeile 11) an ihm anliegt. Das
Taktsignal T1 wird gebildet mit Hilfe der Zeitschaltung Z2, die aus den zwei monostabilen
Kippschaltungen TLO und TLI besteht. Das am Ausgang der monostabilden Kippschaltung
TLO erscheinende Signal ist in Zeile 10 der Figur 1 4 gezeigt.
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Entsprechend wird das Ausgangssignal der Vergleichsschaltung UGL
in das Flip-Flop VG übernommen, wenn das Taktsignal T1 an ihm anliegt (siehe Zeile
20). Da aber das Taktsignal Tl erst nach Ablauf der Abtastzeit (festgelegt durch
die Zeitschaltungen Z1 und z2) erzeugt wird, werden in den Vergleich noch Signal
S2 einbezogen, die nach Ablauf der Abtastzeit zum zweiten Register RG2 gelangt sind.
Damit wird ein Vergleich zwischen dem Inhalt des ersten Registers und dem Inhalt
des zweiten Registers auch noch dann durchgeführt, wenn die Abtastzeit zum Lesen
der einem Byte zugeordneten Bits abgelaufen ist und auf das Byte auf dem Magnetband
der bitfreie Bereich folgt. Wenn das Taktsignal T1 zu einem Zeitpunkt erzeugt wird,
der am Ende des bitfreien Bereichs liegt, kann auf diese Weise der gesamte bitfreie
Bereich daraufhin überprüft werden, ob unerlaubte Bits im bitfreien Bereich erzeugt
worden sind.
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Die Ausgangssignale des Flip-Flops OS und der Vergleichsschaltung
VG werden durch eine ODER-Schaltung OD1 zusammengefaßt und dem Flip-Flop BY zugeführt.
Dieses wird in Abhängigkeit des Ausgangssignales der ODER-Schaltung OD1 dann gesetzt,
wenn ein Taktsignal T2 anliegt (Zeile 12 der Figur 4). T2 wird mit Hilfe einer monostabilen
Kippschaltung Z3 aus dem Taktsignal Tl abgeleitet.
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Mit der Vorderflanke des Taktsignales T2 werden die Flip-Flops NP
und FFE zurückgesetzt. Die Rückflanke des Ausgangs-
signals von
NP setzt über die Zeitschaltung Z4 (Ausgangssignal entsprechend Zeile 12) die Register
RG1 und RG2 zurück.
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Damit ist der Ausgangszustand wieder erreicht und es kann das nächste
Byte überprüft werden. Ob ein Fehler beim vorhergehenden Byte vorgelegen hat, kann
dem Flip-Flop By entnommen werden.
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In Figur 4 sind die Zustände vor Ablauf der Abtastzeit in den Zeilen
14 bis 20 abhängig vom Aussehen des vorher überprüften Bytes dargestellt. Daher
zeigen die Signale der Zeilen 14 bis 20 zwei mögliche Zustände.
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Die Fehlerprüfschaltung zeigt also, wie auf wenig aufwendige Weise
die von einem Band ausgelesenen Bytes auf Fehler überprüft werden können. Da dabei
die Übertragung des Inhalts des ersten Registers RGl und des zweiten Registers RG2
nacheinander auf den Leitungen AL erfolgt, können Leitungen und Bausteine eingespart
werden. Die in der Figur 2 und der Figur 3 dargestellten Bausteine sind bekannt
und können gekauft werden.
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Mit der Fehlerprüfschaltung wie sie in Figur 2 und Figur 3 dargestellt
ist, können alle in Figur 1 eingezeichneten Fehlersignale erkannt werden. Das erste
Fehlersignal RO (gestrichelt eingezeichnet) überschreitet im gleichgerichteten Lesesignal
nur die niedrigere Schwelle aber nicht die höhere Schwelle. Somit wird die Vergleichsschaltung
UGL ein Fehlersignal abgeben. Außerdem wird die Quersumme der ersten Signale nicht
richtig sein. Das zweite Fehlersignal (Störsignal) 51 überschreitet nur den Schwellwert
URU. Die Vergleichsschaltung UGL wird somit das Fehlersignal anzeigen.
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Dagegen wird die Paritätsprüfschaltung QS die Quersunne als richtig
erkennen und damit kein Fehlersignal abgeben.
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6 Patentansprüche 4 Figuren
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