DE2415505C3 - Schaltungsanordnung zur Signalisierung des Endes einer Datenbitfolge - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Signalisierung des Endes von über einen Lesekanal seriell gelesenen Datenbitfolgen, an die sich jeweils unmittelbar eine einen Schluß-Kode (»Postambel«) bildende Bitfolge konstanter Länge anschließt, auf welche eine Bitlücke folgt, oder von mehreren solcher im wesentlichen gleichzeitig über jeweils einen Lesekanal gelesenen Datenbitfolgen.

Es ist üblich. Daten auf ein Magnetband blockweise aufzuzeichnen, wobei jeder aus unmittelbar aufeinanderfolgenden Bits bestehende Block einen für alle Blocks gleichen Anfangs-Kode (»Präambel«), im Mittel teil dann die Informationsdaten, und an diese anschlie ßend einen für alle Blocks gleichen Schluß-Kode (»Postambel«) enthält Ein üblicher Schluß-Kode besteht aus dem ersten Bit »L« und 40 sich daran anschließenden Bits »0«. Üblicherweise sind in dieser Weise Daten, die dann gemeinsam einen Block bilden, parallel in mehreren Spuren aufgezeichnet, z. B. in neun Spuren, deren eine zur Notierung eines Paritätsbits dient. Die Bits einer zusammengehörigen Bitgruppe (»Sprosse«) werden bekanntlich wegen Schrägstel lungsfehliern meist nicht genau gleichzeitig von den Leseköpfen gelesen.

Für die Weitergabe der Informationsdaten ist gefordert deren innerhalb des Blocks liegendes Ende beim Lesen zu erfassen. Diesem Zwecke dient die in allen Spurer aufgezeichnete Bitfolge »L, 0« am Beginn der Schluß-Kodes (eine Sprosse mit dem Wert »0« in allen Spuren kann bei den Informationsdaten, wenn ein Paritätsbit aufgezeichnet wird, nicht auftreten). Wird jedoch, wie vielfach vorgesehen ist — vgl. hierzu z. B.

die deutsche Auslegeschrift 15 74 478 — eine Spur, in der ein Fehler aufgetreten ist, nicht weiter gelesen (»Totspur«), so ist die vorgenannte Prüfung nicht mehr zuverlässig, weil nicht alle Spuren untersucht werden, es könnte vielmehr die Meldung des Informationsdaten- Endes zur Unzeit schon während des Lesens dieser Daten bei geeigneten Bitkombinationen erfolgen.

Der Inhalt der nicht weitergelesenen Spur, für die ein Korrektursignal gesetzt wird, kann nachträglich anhand der Bits der übrigen Spuren und des Paritätsbits rekonstruiert werden.

Aufgabe der Erfindung ist die Schaffung einer Schaltungsanordnung der eingangs genannten Art, welche auch beim Vorhandensein einer in der angegebenen Weise behandelten fehlerhaften Spur das Datenende-Signal mit größerer Sicherheit zum richtigen Zeitpunkt liefert Zugleich damit werden weitere Vorteile, insbesondere die Möglichkeit der »Entschrägung«, erzielt, die später erläutert werden. Erfindungsgemäß wird eine Schaltungsanordnung der eingangs genannten Art in der Weise ausgebildet, daß an den bzw. jeden Lesekanal ein die Bitfolgen in Serie aufnehmendes und nach einer Durchlaufzeit in Serie wieder abgebendes Register mit einer Bitstellenzahl mindestens gleich der des Schluß-Kodes angeschlossen und der Ausgang dieses Registers mit einer verknüpfenden Schaltung verbunden ist, welche zur Bildung des Datenendesignals den Anfang des Schluß-Kodes erkennt und das Erkennungssignal mit dem Signal eines Signalgebers verknüpft der die Beendigung des Lesens

bo von Bits in den Lesekanal bzw. die Lesekanäle meldet.

Vorzugsweise ist vorgesehen, daß das bzw. jedes Register als ein Pufferregister ausgebildet ist, in welchem die Bits durch den Lese-Takt eingespeichert und durch einen Ausspeicher-Takt ausgespeichert und

hi die jeweils eingespeicherten Bits in die dem Ausgang am nächsten liegende noch freie Stelle übermittelt werden.

Weitere Erfindungsmerkmale gehen aus den Unteransprüchen hervor.

In den Zeichnungen ist ein Ausführungsbeispiel der Erfindung dargestellt, dabei zeigt

F i g. 1 ein Schaltbild einer erfindungsgemäßen Schaltungsanordnung,

F i g. 2 zugehörige Ablaufdiagramme.

In F i g. 1 sind von z. B. neun nebeneinanderliegenden Magnetköpfen, die gleichzeitig neun Spuren eines unter ihnen durchlaufenden Magnetbandes abtasten, drei Magnetköpfe dargestellt und mit K bezeichnet. Die Lesespannungen jedes Magnetkopfes K werden einer Leseschaltung LSzugeführt, welche in bekannter Weise aus ihnen für jede Bitstelle den dort gelesenen Bitwert B sowie einen Lese-Taktimpuls LTbildet und ausgibt Die Bitwerte Ä jedes Kanals werden aufeinanderfolgend mit dem Lesetakt LT in ein als verzögerndes Puffer-Register R eingespeichert, welches in bekannter Weise so ausgebildet ist, daß jedes eingespeicherte Bit in die dem Ausgang (in der Zeichnung rechts liegend) am nächsten liegende noch freie Registerstelle überführt wird. Es sei angenommen, daß Blöcke vom Magnetband gelesen werden sollen, in denen jeweils, wie in F i g. 2 dargestellt, an einen Daten-Teil sich unmittelbar eine Postambel anschließt, die die eingangs genannte Form mit einem führenden Ζ,-Wert und 40 sich anschließenden 0-Werten, also eingesamt 41 Stellen, hat. Dann ist auch jedes Register R mit mindestens 41 Registerstellen zu versehen, die nacheinander von den gelesenen Bits durchlaufen werden, wobei diese Bits am Ausgang unter der Wirkung eines für alle Register gemeinsamen Ausgabetaktes A Tder letzten Stelle entnommen und als Bits ß'ausgegeben werden.

In F i g. 2 sind, über einer Zeitachse t, im oberen Teil Block-Teile von Blöcken dargestellt, wie sie in den drei Kanälen gelesen werden, es ist jeweils ein Teil des Daten-Teils sowie die Postambel, wie sie von einem von rechts nach links laufenden Magnetband abgetastet werden, längenmäßig und in ihrer gegenseitigen Lage symbolisiert. Wie ersichtlich, ist dabei angenommen, daß diese Bitfolgen B nicht in allen Kanälen genau gleichzeitig, sondern infolge eines allgemein bekannten ■*» Schräglauf-Effektes mit einer gewissen zeitlichen Versetzung gegeneinander gelesen werden. Im unteren Teil der F i g. 2 sind die Bitfolgen B' der drei Kanäle dargestellt, wie sie mit einer durch den Registerdurchlauf bedingten Verzögerung in die Kanäle B' ausgegeben werden.

Es ist ferner vorgesehen, daß ein ebenfalls in F i g. 2 dargestelltes Leseende-Signal LFgebildet wird, welches anzeigt, daß auf ein le'ztes vom Magnetband gelesenes Bit kein weiteres Bit mehr gelesen wird. Dieses Signal kann z. B. in folgender Weise gebildet werden: Es ist bekennt, für jeden Lesekanal ein Zeitglied wie z. B. eine monostabile Kippschaltung vorzusehen, die durch jedes gelesene Bit in ihre instabile Lage gekippt wird und eine solche Eigenzeit hat, daß sie beim Lesen normaler Bitfolgen, weil stets von neuem angestoßen, nicht in ihre Grundstellung zurückfallen kann.

Werden die monostabilen Kippschaltungen sämtlicher Spuren bzw. Kanäle über eine ODER-Sclialtung abgefragt, so gibt diese das gewünschte Leseende-Si- w> gnal LE aus, wenn die letzte monostabile Kippschaltung in ihre Grundstellung zurückgefallen ist. Im Fall der F i g. 2 geschieht dies nach dem Ablesen des letzten Bits der untersten Bitfolgc Szum Zeitpunkt ίο.

Des weiteren ist es bekannt, ein bleibendes Fehler- ΐιϊ signal F für eine bestimmte Spur dann auszugeben, wenn ein Fehler in dieser Spur aufgetreten ist, um die Werte dieser Spur z. B. in der weiter oben angegebenen Weise später zu korrigieren. Dies Fehlecsignal F zeigt also an, daß die Spur, der es zugeordnet ist, nicht regulär gelesen worden ist (»Totspur«).

Gemäß F i g. 1 werden in jedem Kanal die vom Register R kommenden Bits B' einmal einem Inverter / zugeführt, der mit einem Eingang einer UND-Schaltung U1 verbunden ist, und zum anderen parallel dazu einem Verzögerungs-Flip-Flop fD-Flip-Flop) S1, dessen Ausgang mit einem weiteren Eingang der UND-Schaltung UX verbunden ist Die UND-Schaltungen UX haben noch einen dritten Eingang, diese Eingänge sind sämtlich mit einer Klemme verbunden, der das Leseende-Signal Lfzugeführt wird.

Jeder UND-Schaltung Ui ist eine ODER-Schaltung G nachgeschaltet, so, daß ein Eingang dieser ODER-Schaltung C mit dem Ausgang der zugehörigen UND-Schaltung UX verbunden ist Ein zweiter Eingang jeder ODER-Schaltung G ist mit einer Klemme verbunden, der das Fehlersignal Fzugeführt wird, wenn ein solches für den betreffenden Kanal gesetzt wird.

Die Ausgänge der ODER-Schaltungen G sämtlicher Kanäle sind je mit einem Eingang einer nur einmal vorhandenen UND-Schaltung t/2 verbunden. Am Ausgang dieser UND-Schaltung t/2 entsteht das gewünschte Datenende-Signal, das mit DE bezeichnet ist

Wenn nur ein einziger Kanal in Betracht gezogen wird, dann kann das Register R mit 41 Stellen versehen werden und die Schaltung so arbeiten, daß, wenn das letzte Bit B der Postambel vom Band in das Register eingelesen ist, also das Signal LE gesetzt wird, das führende Bit »L« der Postambel sich am Ausgang des Registers befindet. Entsprechend diesem L-Wert wird dann mit dem nachfolgenden Taktimpuls AT das D- Flip- Flop 51 eingestellt, während gleichzeitig das letzte Bit des Daten-Teils in ein nachgeschaltetes D-Flip-Flop 52 übernommen wird. Ein nachfolgender Taktimpuls entnimmt den zweiten Bitwert 0, welcher, im Inverter / invertiert, an der UND-Schaltung UX als L erscheint, so daß, da auch LE erfüllt ist, ein Ausgangssignal der UND-Schaltung UX entsteht, welches dann, wenn nur ein einziger Kanal vorhanden ist, als Datenendsignal benutzt werden kann. Zu dieser Zeit wird das letzte Bitsignal des Daten-Teils vom D-Flip-Flop 52 in den Ausgangskanal A weitergegeben.

Beim Vorhandensein mehrerer Kanäle, die, wie vorher angegeben, dem Auslesen der Daten von einem Magnetband dienen, können die Register R der angegebenen Schaltung zugleich der Entschrägung dienen, d. h. einen Pufferspeicher (»Entschrägungspuffer«) bilden, welcher Sprossen, deren einzelne Bits, wie in F i g. 2 angedeutet, zeitlich gegeneinander versetzt vom Band gelesen werden, mit synchron erscheinenden Bits weitergibt. Dies wird ermöglicht, wenn die Register R als Verzögerungsregister in der weiter oben angegebenen Art ausgebildet sind. Um die Bits jeder Sprosse zum Synchronismus versammeln zu können, bevor sie weitergegeben werden, muß dann die Bitstellenzahl jedes Registers die Steller.zahl der Postambel um einen gewissen Betrag, der von den größten zu erwartenden Schräglaufwerten abhängig übersteigen. Beispielsweise können die Register dann mit 48 Stellen versehen werden.

Bei diesem Mehrkanalbetrieb ist dann die Zeit, die zwischen dem Setzen des Leseende-Signals LEund dem Erscheinen des Datenende-Signals DE verstreicht, etwas langer, weil vor dem Erscheinen des L/O-Übergangs am Anfang der Postambel noch einige Datenbits

ausgegeben werden. Der L/0-Übergang erscheint von allen Spuren, aus denen Daten gelesen werden, gleichzeitig und läßt die UND-Schaltungen UX ansprechen, so daß über die UND-Schaltung U2 das Datenende-Signal DE gebildet wird. Wird eine Spur nicht gelesen, weil für sie das Fehler-Signal F gebildet wurde, so liegt dieses an dem Eingang der ODER-Schaltung G dieser Spur an und ersetzt das Ausgangssignal der UND-Schaltung UX dieser Spur. Die anhand der Paritätskontrolle nach der Entschrägung durchzuführende Korrektur der fehlerhaften Spur, d. h. die Durchführung von Bitwert-Invertierungen in gegebenen Fällen, kann z. B. in mit FK symbolisch angedeuteten Schaltungen beim Übergang der Bitwerte von den D- Flip- Flops Sl auf die D-Flip-Flops S 2 durchgeführt werden.

Wenn, wie angegeben, die Register R zugleich als Entschrägungseinrichtung benutzt werden, entsteht zwar die Möglichkeit, daß nach dem Setzen des Z-F-Signals bei der Ausgabe einiger weniger Sprossen des Datenteils, nämlich beim Vorhandensein einer Spur

mit dem Signal F, in allen übrigen Spuren L/O-Übergänge vorzeitig auftreten, die ein Datenende vortäuschen, jedoch ist die Wahrscheinlichkeit hierfür bei der geringen Anzahl dieser Sprossen gering.

Beim Lesen von Aufzeichnungen einer Magnetspur kann der Fall auftreten, daß Fehler erst mit einer gewissen Verspätung entdeckt werden. Die Fehlerkorrektur in der Stufe FK kann jedoch beim Setzen des Fehlersignals sofort beginnen, wobei dann bei der angegebenen Schaltung die fehlerhafte Stelle: mit genügender Verspätung erscheint, um von der Korrektur mit Sicherheit erfaßt zu werden.

Es kann beim Magnetbandlesen auch der Fall eintreten, daß infolge einer Bandknickung aus sämtlichen Spuren kein Signal gelesen wird. Geschieht dies während des Lesens des Daten-Teils, so wird zwar das Leseende-Signal LEgesetzt (Fehlersignale Ferscheinen in diesem Falle nicht), aber es folgt kein D£-Signal, wodurch das genannte Ereignis erkennbar ist und durch Bildung eines Melde-Signals angezeigt werden kann.

Hierzu 1 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Schaltungsanordnung zur Signalisierung des Endes von über einen Lesekanal seriell gelesenen Datenbitfolgen, an die sich jeweils unmittelbar eine einen Schluß-Kode (»Postambel«) bildende Bitfolge konstanter Länge anschließt, auf welche eine Bitlücke folgt, oder von mehreren solcher im wesentlichen gleichzeitig über jeweils einen Lesekanal gelesenen Datenbitfolgen, dadurch gekennzeichnet, daß an den bzw. jeden Lesekanal (K, LS, B) ein die Bitfolgen in Serie aufnehmendes und nach einer Durchlaufzeit in Serie wieder abgebendes Register (R) mit einer Bitstellenzahl mindestens gleich der des Schluß-Kodes angeschlossen und der Ausgang (B') dieses Registers mit einer verknüpfenden Schaltung (S 1, /, LE, U1 bzw. auch F, G, i/2) verbunden ist, welche zur Bildung des Datenendesignals (DE) den Anfang des Schluß-Kodes erkennt und das Erkennungssignal mit dem Signal eines Signalgebers (LE) verknüpft, der die Beendigung des Lesens von Bits in den Lesekanal bzw. die Lesekanäle meldet

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das bzw. jedes Register (R) als ein Pufferregister ausgebildet ist, in welchem die Bits durch den Lese-Takt eingespeichert und durch einen Ausspeicher-Takt ausgespeichert und die jeweils eingespeicherten Bits in die dem Ausgang am nächsten liegende noch freie Stelle übermittelt werden.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ausgang (B') des bzw. jedes Registers (R) über einen Inverter (I) an einen Eingang und über ein Verzögerungsglied (Sl) an einen zweiten Eingang einer UND-Schaltung (U 1) und ein dritter Eingang dieser UND-Schaltung (U 1) an den Leseende-Signalgeber (LE) angeschlossen ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der bzw. jeder UND-Schaltung (Ui) eine ODER-Schaltung (G) nachgeschaltet ist, welche das Signal der UND-Schaltung und ein dem Lese-Kanal (K, LS, B)zugeordnetes Lesefehlersignal (F) aufnimmt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß allen ODER-Schaltungen (G) die unterschiedlichen Lesekanälen (K, LS, B) zugeordnet sind, eine die Ausgangssignale sämtlicher ODER-Schaltungen (G) verknüpfende UND-Schaltung (U 2) nachgeschaltet ist.

6. Schaltungsanordnung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Bits der Bitfolgen von dem Ausgang (B') des bzw. jedes Registers (R) in einen bzw. jeweils einen Ausgangskanal (A) über Verzögerungsglieder (S \, 52) mit einer Verzögerung ausgegeben werden, durch die das jeweils letzte Bit einer Datenbitfolge zugleich mit dem Erscheine;; des Datenendesignals . (DE) ausgegeben wird.