DE3013554C2 - Schaltungsanordnung zum Auswerten von unterschiedlichen Synchronisationssignalen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Auswerten von unterschiedlichen Synchronisationssignalen, die mit gleichem Abstand voneinander in einen digitalen Signalzug eingestreut sind und von denen das eine den Beginn eines aus mehreren Rahmen bestehenden Blocks und das andere den Beginn einzelner Rahmen angibt, in digitalen Fernmeldeanlagen.

Im folgenden soll anhand der F i g. 1 bis 3 die herkömmliche Anordnung von Synchronisationssignalen in einem digitalen Signalzug erläutert werden. F i g. 1 zeigt einen digitalen Signalzug 1, welcher aus einzelnen aufeinanderfolgenden Botschaften besteht. Eine dieser Botschaften ist mit 11 bezeichnet. Sie umfaßt 12 Bits. Gemäß Fig.2 wird diese Botschaft in drei Abschnitte mit je vier Bits unterteilt und diese werden in Form einer rechteckigen Matrix in drei Zeilen angeordnet. Darunter schließt sich eine vierte Zeile 12 an, welche Paritätsbits für die vertikalen Spalten enthält. Ferner ist eine weitere Spalte 13 vorgesehen, welche die Paritätsbits für die horizontalen Zeilen enthält. Auf diese Weise erhält man also einen Signalblock, bestehend aus vier Zeilen mit je fünf Bits. Im folgenden wird die Bitmenge innerhalb einer Zeile als »Rahmen« bezeichnet. Fig.3 zeigt die Anordnung dieser vier Rahmen, welche mit 21, 22, 23 und 24 bezeichnet sind, innerhalb eines zu übertragenden digitalen Signalzugs 2. Vor jedem der vier Rahmen 21, 22, 23, 24 befindet sich je ein Rahmensynchronisationssignal 20, welches den Beginn des Rahmens anzeigt. Vor dem Rahmensynchronisationssignal 20 des ersten Rahmens 21 befindet sich ein Blocksynchronisationssignal 25. Man erhält somit aus der Einzelboischalt 11 der F i g. 1 einen zu übertragenden Signalzug, dessen Länge in F i g. 3 mit einem Doppelpfeil markiert ist. Es müssen somit zusätzlich zu den Rahmensynchronisationssignalen 20 gesonderte Blocksynchronisationssignale 25 übertragen werden. Die Länge der Blocksynchronisationssignale 25 muß ausreichend groß sein, damit diese Fehlerfrei erkannt und von den Rahmensynchronisationssignalen 20 unterschieden werden können. Wegen der Notwendigkeit der Einstreuung von Blocksynchronisationssignalen erheblicher Länge wird

somit die Übertragungseffizienz beeinträchtigt

Es ist somit Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung der eingangs genannten Art derart abzuwandeln, daß eine Erhöhung der Übertragungseffizienz möglich ist, ohne daß die Sicherheit der Unter-

scheidung der Blockanfänge und der Rahmenanfänge hierdurch beeinträchtigt wird.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst daß von zwei parallel zueinander betriebenen Komparatoren der eine Komparator bei jedem Auftreten eines Rahmensynchronisationssignals ein Rahmenanfangssignal und der andere Komparator bei jedem Auftreten eines Blocksynchronisationssignals ein Blockanfangssignal und gleichzeitig ein Rahmenanfangssignal liefert (F ig-7).

Im folgenden wird die Erfindung anhand von Zeichnungen näher erläutert. Es zeigt
F i g. 1 ein Beispiel eines digitalen Signalzugs;
F i g. 2 ein Diagramm zur Erläuterung einer üblichen Blockcodiei ung des Signalszugs gemäß F i g. 1;

F i g. 3 einen aus den Daten der F i g. 2 gewonnenen zu übertragenden digitalen Signalzug mit herkömmlicher Einstreuung von Synchronisationssignalen;

F i g. 4 einen von der erfindungsgemäßen Schaltungsanordnung auszuwertenden digitalen Signalzug mit Synchronisationssignalen;

F i g. 5 ein Ausführungsbeispiel der beiden Synchronisationssignale im Signalzug gemäß F i g. 4;

F i g. 6 ein Diagramm der Korrelationsfunktionen zweier Synchronisationssignale und

F i g. 7 ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung.

F i g. 4 zeigt einen Signalzug 3, in dem die vier Rahmen 21,22,23 und 24 nacheinander übertragen werden. Vor jedem Rahmen ist ein Synchronisationssignal angeordnet. Vor dem ersten Rahmen 21 ist ein Synchronisationssignal 31 vorgesehen und vor den Rahmen 22, 23 und 24 ist je ein Synchronisationssignal 32 vorgesehen. Die beider. Synchronisationssignale 31 und 32 haben unterschiedliche Signalmuster, z. B. die in F i g. 5 gezeigten Signalmuster. Sie können daher voneinander unterschieden werden. Das Synchronisationssignal 31 dient , sowohl als Blocksynchronisationssignal ais auch als Rahmen-Synchronisationssignal. Das Synchronisationssignal 32 dient ausschließlich als Rahmen-Synchronisa- tionssignal. Der gesamte aus den Rahmen 21,22,23 und 24 sowie aus den Synchronisationssignalen 31 und 32 bestehende Signalzug hat die durch den Doppelpfeil in F i g. 4 angedeutete Längserstreckung. Diese ist kleiner als die entsprechende Längserstreckung des Signalzugs in Fig.3.

Die in Fig.5 gezeigten beiden Synchronisationssignalmuster haben eine geringe gegenseitige Korrelation bei gleicher Signallänge. F i g. 6 zeigt die nicht-periodische gegenseitige Korrelationsfunktion P (r) der beiden Synchronisationssignalmuster der F i g. 5. Eine Verwechslung der beiden Synchronisationssignale ist somit äußerst unwahrscheinlich, selbst wenn Übertragungsfehler auftreten.

F i g. 7 zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung. Diese umfaßt ein Schieberegister 41 mit seriellem Eingang 3 und parallelem Ausgang. Der Signalzug 3 gemäß Fig. 4 wird vom Schieberegister 41 kontinuierlich empfangen. Die jewei-

lige Belegung des Schieberegisters steht über die beiden durch Pfeile angedeuteten Ausgänge an zwei Komparatoren 42a, 426 an. Der Komparator 42a vergleicht die jeweilige Belegung des Schieberegisters 41 mit dem Signalmuster des Synchronisationssignals 3(1. Der Kornparator 426 vergleicht die jeweilige Belegung des Schieberegisters 41 mit dem Signalmuster des Synchronisationssignals 32. Sobald der Komparator 42a Übereinstimmung feststellt, erscheint ein Signal an seinem Ausgang 31'. Sobald der Komparator 426 Übereinstimmung feststellt, erscheint ein Signal an seinem Ausgang 32'. Die Ausgänge 3ί' und 32' sind mit einem ODER-Glied 43 verbunden. Der Ausgang des ODER-Gliedes 43 ist mit dem Eingang eines UND-Gliedes 44 verbunden, dessen Ausgang über eine Verzögerungsschaltung 45 mit dem zweiten Eingang des UND-Gliedes 44 verbunden ist Die Verzögerungsschaltung 45 verzögert jeweils um einen Rahmen. Außerdem ist der Ausgang des UND-Gliedes 44 mit einem Ausgangsanschluß 46 verbunden, während der Ausgang 3Γ des Komparators 42a mit einem Ausgangsanschluß 47 verbunden ist Am Ausgangsanschluß 46 erscheint somit ein Rahmensynchronisationsimpuls jedesmal, wenn entweder das Vorhandensein des Blocksynchronisationssignals 31 oder des Rahmensynchronisationssignals 32 durch die Komparatoren 42a bzw. 426 festgestellt wird. Durch die Verzögerungsschaltung 45 wird die Ausgabe eines fehlerhaften Synchronisationsimpulses unterbunden. In ähnlicher Weise kann auch der Ausgangsanschluß 47 mit einem UND-Glied und einer Verzögerungsschaltung versehen werden, um die fehlerhafte Ausgabe von Blocksynehronisationsimpulsen zu unterbinden.

Hierzu 2 Blatt Zeichnungen

35

40

45

60

Claims (2)

Patentansprüche:

1. Schaltungsanordnung zum Auswerten von unterschiedlichen Synchronisationssignalen, die mit gleichem Abstand voneinander in einen digitalen Signalzug eingestreut sind und von denen das eine den Beginn eines aus mehreren Rahmen bestehenden Blocks und das andere den Beginn einzelner Rahmen angibt, in digitalen Fernmeldeanlagen, dadurch gekennzeichnet, daß von zwei parallel zueinander betriebenen Komparatoren (42a und 42b) der eine Komparator (42b) bei jedem Auftreten eines Rahmensynchronisationssignals (32 in Fig.7) ein Rahmenanfangssignal (an 46) und der andere Komparator (42a) bei jedem Auftreten eines Blocksynchronisationssignals (31 in Fig.7) ein Blockanfangssignal -(an 47) und gleichzeitig ein Rahmenanfangssignal (an 46) liefert (F i g. 7).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Sperreinrichtung (44, 45) bei jedem Auftreten eines Anfangssignals (z. B. Blockanfangssignal von 43) die Lieferung weiterer Anfangssignale (an 46) um die dem Abstand zweier solcher Anfangssignale voneinander entsprechende Zeitdauer (Verzögerungszeit) unterbindet (F ig. 7).