DE3634657A1 - Datenempfangssystem - Google Patents
DatenempfangssystemInfo
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- DE3634657A1 DE3634657A1 DE19863634657 DE3634657A DE3634657A1 DE 3634657 A1 DE3634657 A1 DE 3634657A1 DE 19863634657 DE19863634657 DE 19863634657 DE 3634657 A DE3634657 A DE 3634657A DE 3634657 A1 DE3634657 A1 DE 3634657A1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Description
Die Erfindung betrifft ein serielles Datenempfangssystem
z. B. in einer integrierten Schaltung.
Ein konventioneller Empfänger des Types ist bekannt und
in Fig.@V1 dargestellt. Fig. 1 zeigt ein Empfangsregister 1
und einen Zähler 2. Die Bezugszeichen oberhalb der
Blöcke des Registers 1 bezeichnen entsprechende Stellen.
Beim Start der Empfangsoperation werden n-Bits von
seriellen Daten D empfangen und in das Empfangsregister 1
eingegeben und jeweils um ein Bit synchron mit einem
Empfangstaktimpuls T verschoben. Auf der anderen Seite
wird der Empfangstaktimpuls T durch den Zähler 2
gezählt. Das bedeutet, daß die Zahl der empfangenen Daten
(oder die Anzahl der Bits) gezählt wird. Wenn der Zähler
2 die Nummer (n) der empfangenen Daten gezählt hat,
gibt der Zähler 2 ein Beendigungssignal C ab, um das
Empfangsregister 1 zu informieren, daß n-Bits der
empfangenen Daten für das Empfangsregister 1 vorgesehen
wurden.
Der konventionelle Empfänger dieses Aufbaues benötigt
den Zähler zum Zählen der Empfangstaktimpulse T, um die
Zahl der empfangenen Daten zu zählen. Daher ist die Zahl
der Schaltungen in der integrierten Schaltung relativ
groß. Folglich nehmen diese Schaltungen einen relativ
größeren Teil der Fläche der integrierten Schaltung auf.
Daher ist es Aufgabe der Erfindung, die oben beschriebenen
Schwierigkeiten zu beseitigen. Insbesondere ist es
Aufgabe der Erfindung, ein serielles Datenempfangssystem
zu beschaffen, welches die Fortlassung des Zählers
erlaubt, der den Empfangstaktimpuls T zählt. Diese
Beseitigung oder Fortlassung soll die Schaltung
vereinfachen.
In einem Datenempfangssystem nach der Erfindung wird
ein 1-Bit-Register zu einem ursprünglichen Register
hinzugefügt, um Daten zu empfangen. Die Inhalte dieser
beiden Register werden initialisiert, bevor die
Datenempfangsoperation gestartet wird.
Wenn immer empfangene Daten durch das Ursprungsregister
empfangen werden, wird der Inhalt des Ursprungsregisters,
welcher initialisiert wurde, aufeinanderfolgend
verschoben bzw. geschiftet und aus dem Zusatzregister
ausgegeben. Wenn n-Bits der empfangenen Daten für das
Ursprungsregister vorgesehen wurden, sind die
initialisierten Daten am höchstwertigen Bit vorgesehen
oder am (n-1)ten Bit. Daher kann die Beendigung der
Datenempfangsoperation durch Schaffung eines einzigen
Datenwertes nur am (n-1)ten Bit ermittelt oder
festgestellt werden.
Die Erfindung ist durch die im kennzeichnenden Teil des
Anspruchs 1 enthaltenden Merkmale gekennzeichnet. Weitere
Ausgestaltungen finden sich im Unteranspruch.
Im folgenden wird die Erfindung anhand eines in den
Fig. 1 bis 3 dargestellten Ausführungsbeispieles
beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild für ein konventionelles
Datenempfangssystem,
Fig. 2 ein Blockschaltbild eines ersten
Ausführungsbeispieles für ein Datenempfangssystem
nach der Erfindung und die
Fig. 3 (a) bis 3 (e) Blockdiagramme zur Beschreibung
der Betriebsweise des Datenempfangssystems.
Ein Datenempfangssystem des Ausführungsbeispiels der
Erfindung wird nun anhand der Figuren beschrieben.
In Fig. 2 ist ein Empfangs(haupt)register 1 ähnlich dem,
welches in Fig. 1 beschrieben wurde. Ein zusätzliches
1-Bit-Register ändert sein Ausgangssignal gleichzeitig,
wenn der Datenempfang ausgeführt wurde. Der Eingang des
Zusatzregisters ist mit dem Ausgang des Hauptregisters 1
verbunden. Das Zusatzregister 3 dient dazu, Daten zu
empfangen, die im Empfangsregister 1 synchron mit einem
Empfangstaktimpuls T verschoben bzw. versetzt wurden.
Das Zusatzregister 3 liefert die so empfangenen Daten als
sein Ausgangssignal. Dieses so gelieferte Ausgangssignal
ist ein Datenempfangsbeendigungssignal C.
Ein Datenempfangsstartsignal P wird an das
Empfangsregister 1 sowie an das Zusatzregister 3
angelegt, sodaß der Inhalt der beiden Register 1 und 3
gleichzeitig initialisiert wird, bevor der Signalempfang
gestartet wird. Die Initialisierung kann durch
Übertragung der Inhalte von parallelen Registern
ausgeführt werden, die die Initialisierungswerte für die
Register 1 und 3 halten.
Im so organisierten System wird beim Start der
Datenempfangsoperation das Datenempfangsstartsignal P
an die beiden Register 1 und 3 angelegt, um die Inhalte
der beiden Register 1 und 3 zu initialisieren. Der
Inhalt der Initialisierung ist wie folgt: In dem Fall
zum Beispiel, wo die Anzahl der empfangenen Daten n
(Bits) ist wie in Teil (a) von Fig. 2 gezeigt, wird das
(n-1)te Bit im Empfangsregister auf "0" gesetzt. Die
verbleibenden Bits im Empfangsregister 1 und der Inhalt
des Zusatzregisters 3 werden auf "1" gesetzt.
Unter dieser Initialisierungsbedingung werden die
empfangenen Daten D in das Empfangsregister 1 Bit um Bit
synchron mit dem Empfangstaktimpuls T eingegeben. Bei
dieser Betriebsweise wird, wann immer ein Bit D 1 durch das
Empfangsregister 1 empfangen wird, der Inhalt des
Empfangsregisters 1 vom Zusatzregister 3 ausgegeben,
während er jeweils im ein Bit auf einmal verschoben bzw.
versetzt wird. Das bedeutet, daß die "1" Bits, welche
anfangs an den vom (n-1)ten Bit abweichenden Bits gesetzt
wurden, aufeinanderfolgend ausgegeben werden so lange,
bis der Signalempfang ausgeführt ist, d. h., bis das Bit
"0" am (n-1)ten Bit zum 0-ten Bit verschoben bzw. versetzt,
wie in den Fig. 3(b) bis 3(d) gezeigt. Wenn im
nächsten Zyklus n empfangene Datenbits D 0 bis D n-1 in das
Empfangsregister 1 eingegeben sind wie in Fig. 3(e)
gezeigt ist, wid das "0"-Bit, welches ursprünglich
beim (n-1)ten Bit gesetzt wurde, in das Zusatzregister 3
geschoben, woraufhin der Ausgang des Zusatzregisters 3
von "1" auf "0" zum ersten Male geändert wird. Wenn diese
Änderung als Datenempfangsbeendigungssignal verwendet
wird, kann die Durchführung oder Ausführung des
Datenempfangs festgestellt werden.
Im oben beschriebenen Ausführungsbeispiel wird der Inhalt
des Empfangsregisters 1 so initialisiert, daß nur das
Bit beim (n-1)ten Bit auf "0" gesetzt ist und die
verbleibenden Bits im Empfangsregister 1 und der Inhalt
des Zusatzregisters 3 auf "1" gesetzt werden. Jedoch kann
der gleiche Effekt erhalten werden dadurch, daß nur das
Bit beim (n-1)ten Bit auf "1" gesetzt wird und daß die
verbleibenden Bits im Empfangsregister und der Inhalt des
Zusatzregisters 3 auf "0" gesetzt werden. Die
Hauptdifferenz ist die, daß die Polarität des
Empfangssignal-Beendigungssignals geändert wird.
Wie oben beschrieben, wird erfindungsgemäß das 1-Bit-
Register zum Empfangsregister hinzugefügt. Der Inhalt
dieser beiden Register wird beim Start des Signalempfangs
initialisiert, so daß das Datenempfangsbeendigungssignal
ausgegeben wird. Daher ist es im Datenempfangssystem nach
der Erfindung nicht notwendig, den Zähler zum Zählen des
Empfangstaktimpulses zu verwenden, welcher im
konventionellen Datenempfangssystem verwendet wird. Daher
kann die Chipfläche der integrierten Schaltung beachtlich
verringert werden mit dem Ergebnis, daß ein Empfänger
einfach in der Ausbildung ausgebildet sein kann.
Claims (2)
1. Serielles Datenempfangssystem für n-Bit-Daten,
gekennzeichnet durch
ein n-Bit-Schieberegister, welches Eingangsdaten an
einer Endstelle synchron mit einem Taktsignal empfängt,
ein 1-Bit-Register zum Empfang eines Ausgangssignals
von einem anderen Ende des n-Bit-Schieberegisters
synchron mit dem Taktsignal,
eine Einrichtung zur Initialisierung der Stelle an dem
einen Ende des n-Bit-Schieberegisters auf einen ersten
Wert und zum Initialisieren des 1-Bit-Registers sowie
Stellen des n-Bit-Registers ausgenommen die Stelle
an dem einen Ende auf einen zweiten Wert der
unterschiedlich gegenüber dem ersten Wert ist, wodurch
der Inhalt des1-Bit-Registers mit dem ersten Wert
anzeigt, daß n-Bits von Daten eingegeben wurden.
2. Serielles Datenempfangssystem nach Anspruch 1,
dadurch gekennzeichnet, daß das
1-Bit-Register einen Ausgangs-Wert
aufweist, der gleich seinem Inhalt ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60227190A JPS6286949A (ja) | 1985-10-11 | 1985-10-11 | デ−タ受信方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3634657A1 true DE3634657A1 (de) | 1987-04-16 |
Family
ID=16856898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19863634657 Ceased DE3634657A1 (de) | 1985-10-11 | 1986-10-10 | Datenempfangssystem |
Country Status (4)
Country | Link |
---|---|
US (1) | US4815111A (de) |
JP (1) | JPS6286949A (de) |
DE (1) | DE3634657A1 (de) |
NL (1) | NL8602433A (de) |
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Also Published As
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US4815111A (en) | 1989-03-21 |
NL8602433A (nl) | 1987-05-04 |
JPS6286949A (ja) | 1987-04-21 |
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Legal Events
Date | Code | Title | Description |
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8131 | Rejection |