DE2748151C2

DE2748151C2 - Schneller, schaltbarer HDBn-Codec

Info

Publication number: DE2748151C2
Application number: DE19772748151
Authority: DE
Inventors: Erwin Ing.(grad.) 1000 Berlin Lehmann
Original assignee: Siemens AG; AEG Telefunken AG
Current assignee: AEG AG; Siemens AG
Priority date: 1977-10-27
Filing date: 1977-10-27
Publication date: 1982-11-25
Also published as: DE2748151A1

Description

Die Erfindung bezieht sich auf einen schnellen schaltbaren HDBn-Codec (ii »lärmte bei diesem Code noch im binären Signal enthaltene D-Folge). Dieser enthält auf der Sendeseite einer Coder zur Umwandlung von binären Signalen in die bei PCM-Übertragung üblichen Signale im HDB3-Code und auf der Empfangsseite einen Decoder zur Rückwandlung.

Einen möglichen Schaltungsaufbau für einen HDB3-Codec zeigt die DE-AS 24 30 760. Die dort angegebenen Schaltungen haben den Vorteil, daß sie nur einen geringen Aufwand an gebräuchlichen Impulsbausteinen erfordern, was im Hinblick auf eine Integrierung des Codecs wichtig ist, und daß der Codec auf einfache Weise abgeschaltet werden kann.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen HDB/J-Codec zu entwickeln, der die Vorteile der bekannten Lösungen, also geringen Aufwand an gebräuchlichen Impulsbausteinen und die einfache Codec-Abschaltemöglichkeit aufweist und darüber hinaus so gestaltet ist, daß er mit der maximalen nach den Möglichkeiten der eingesetzten Bausteinfamilie erreichbaren Datenübertragungsgeschwindigkeit betrieben werden kann. Diese Aufgabe wird durch die in den Patentansprüchen 1 und 7 angegebenen Merkmale gelöst.

Wenn man die notwendigen Gatterverknüpfungen der Logik wegen der angestrebten hohen Geschwindigkeit so gestaltet, daß immer nur ein Gatter zwischen zwei Flipflops geschaltet wird, muß man eigentlich mit einem höheren Aufwand an Bauelementen rechnen. Die Schaltungen der Erfindung enthalten aber trotzdem weniger Impulsbainteine als frühere Lösungen. Das ist dadurch möglich, daß die Schaltungen in einer völlig anderen Art aufgebaut werden. Während die früheren Lösu'ig;n mit zwei parallel arbeitenden Schieberegistern ausgerüstet sind, kommen uie Schaltungen nach der Erfindung mit je einem Schieberegister aus, weil im Coder die Aufspaltung des Binärsignals in den positiven und den negativen Anteil des pseudoternären Signals erst am Ausgang der Schaltung erfolgi und umgekehrt im Decoder sogleich am Eingang der Schaltung von den beiden Anteilen de-, pseudoternären Signals auf das binäre Summensignal übergegangen wird

Im folgenden wird anhand von fünf Figuren die Erfindung näher erifetert.
Es zeigt

Fig. 1 einen Coder für η=3,

F i g. 2 einen Decoder für η=3,

Fig.3 pi^gliche Einsparuneen von Schalturesteilen

der F ig. 1,

Fig.4 mögliche Einsparungen von Schaltungsteilen der F i g. 2,

F i g. 5A mögliche Einsparungen von Schaltungsteilen der F i g. 1 beim Vorliegen der im Impulsdiagramm F i g. 5B dargestellten Verhältnisse.

Fig. 1 zeigt die Schaltung eines HDB3-Coders nach der Erfindung, die im folgenden erläutert wird.

Betrachtet man zunächst den Fall, daß am HDB3-Freigabeeingang ein O-Signal anliegt, so Findet man, daß das Freigabe-NAND-Gatter 18 sowie die D-Flipflops 8, 9 und 11 am Ausgang stets t-Signal haben und somit die NAND-Gatter 17, 20 und 21 ständig geöffnet und nur von den binären Eingangssignalen des Coders abhängig sind. Das binäre Eingangssignal durchläuft das Schieberegister (D-Flipflop 1 ... 7). Wenn am Ausgang des D-Flipflops 7 ein O-Signal anliegt, werden die Ausgänge der beiden Ausgangs-NAND-Gatter 22 und 23 auf I-Signal gezwungen; und beim nächsten Takt haben die

Ausgänge O-i- und D — he'icip O-S»igna.!p Wpnn am

Ausgang des D-Flipflop 7 jedoch ein 1-Signal anliegt, werden die Ausgangs-NAND-Gatter 22 und 23 geöffnet, und eines von beiden wird — abhängig vom Schaltungszustand des Teiler-/Ak-Flipflops 15 — am Ausgang ein O-Signal haben, so daß der zugehörige Ausgang D+ oder D- beim nächsten Takt ein I-Signal aufweist. Das Teiler-//^-Flipflop 15 schaltet bei jedem I-Signal an seinen miteinander verbundenen J/K- Eingängen um und verharrt entsprechend der//^-Funktion im alten Zustand, wenn an den Eingängen O-Signal anliegt An den Ausgängen D+ und D— erscheinen somit die !-Signale abwechselnd an einem der Ausgänge und führen in einer darauffolgenden Schaltung zu den positiven und negativen Impulsen eines fullbit-AMI-Signals (fullbit entspricht dabei der NRZ-Binärsignalform und AMI ist die Abkürzung von Alternate Mark Inversion).

Wenn nun diese AMI-Signale des HDB/7-Codes verändert werden sollen, so muß zunächst durch 1-Signal am HDB/7-Freigabeeingang das Freigabe-NAND-Gatter 18 geöffnet werden. Da 3 aufeinanderfolgende O-Signale nach der Code-Vorschrift erlaubt sind, wird am Freigabe-NAND-Gatter 18 geprüft, ob (n+\) aufeinanderfolgende O-Signale, das sind beim HDB3-Code vier O-Signale, im binären Datenstrom vorkommen. In diesem Fall muß jedes O-Wort, das aus vier O-Bits besteht, durch die Codewörter 000 V oder B00V ersetzt werden, wobei Vein I-Signal in den AMI-Daten bedeutet, das eine Verfälschung bei der abwechselnden Ausgabe auf den (D+)- und (D-)-Ausgang aufweist, und B ein 1-Signal in den AMI-Daten darstellt das als FuV Bit dient um die Code-Vorschrift erfüllen zu können, daß zwischen zwei V-Impulsen immer eine ungerade Zahl von 1-Signalen in den AMI-Daten vorliegen muß. Wenn nun die (^-Ausgänge der D-Flipflops 1 ... 4 den 0-Zustand und somit ihre Q-Ausgänge den 1-Zustand haben, geht der Ausgang des Freigabe-NAND-Gatters 18 für eine Taktperiode auf 0-SignaL Dieses O-Signal wird beim nächsten Takt vom Steuer-D-FIipflop 8 übernommen, das den Ausgang von NAND-Gatter 17 auf 1-Signal zwingt, so daß D-Flipflop 3 beim nächsten Takt das I-Signal für den V-Impuls aufnimmt Steuer-D-Flipflop 8 veranlaßt mit seinem 0-Signal, daß über die D-Flipflops 10 und 11 sowie das NAND-Gatter 20 ein 1-Signal an die ///^-Eingänge des Teiier-/K-Flipflops 15 gelangt und dieses einmal zusätzlich schaltet was zu einer Verfälschung zur Kennzeichnung des V-Impulses führt Ob zusätzlich ein ß-lmpuls ausgegeben wird, bestimmt der Schaltzustand des TAYA-JK- Flipflops 14. Wenn sein ζ)-Ausgang 1-Signal hat, kann der Ausgang von NAND-Gatter 19 das O-Signal annehmen und beim nächsten Takt D-Flipflop 9 auf O-Signal schalten und durch seine Wirkung auf die NAND-Gatter 20 und 21 die Einblendung des B- Impulses auslösen, wobei gleichzeitig über den angesteuerten 5-Eingang das Zähl-y/C-Flipflop 14 auf 1-Signal gehalten und so eine

ίο Synchronisierung mit den V·Impulsen erreicht wird, die zur Prüfung der Summer der dazwischenliegenden 1 -Signale auf gerade oder ungerade Anzahl notwendig ist. Daß alle Flipflops mit der gleichen Taktflanke schalten, ist dadurch gewährleistet, daß an allen D-Flipflops TAKT- und an allen J/K-Flipflops über ein Negationsglied 16 7"/4K7"-SignaI geführt ist. Das gilt auch für den Decoder der Fig.2 mit dem Negationsglied 38.

Fig. 2 zeigt die Schaltung des HDB3-Decoders, die

Geht man zunächst davon aus, daß am H DB3-Freigabeeingang 0-Signal anliegt, so erkennt man, daß dadurch die Ausgänge der Freigabe-NAND-Gatter 36 und 37 sowie der nachgeschalteten D-Flipflops 31 und 32 ständig 1-Signal haben und dadurch die Steuer-NAND-Gatter 38 und 39 geöffnet sind, so daß die D- Flipflopkette 26... 30 als einfaches Schieberegister arbeitet. Wenn die pseudoternären Eingangsdaten D+ und D- beide O-Signale '.'aben, so schalten die Eingangs-D-Flipflops 24 und 25 ebenfalls auf 0-Signale. und wegen der 1-Signale an ihren Q-Ausgängen, die das Eingangs-NAND-Gaiter 35 auf 0-Signal schalten, kann das 0-Signai in das Schieberegister 26—30 gelangen. DemgegenüDer führt ein 1-Signal an einern_der beiden Eingängen D-f und D— dazu, daß ein O-Signal das Eingangs-NAND-Gatter 35 auf i-Sigi·»! ?w«p,£i. das dann in das Schieberegister Hi—jö gelangt. Damit ist erklärt wie aus einem AMI-Signal wieder binäre Daten gewonnen werden. Wenn nun Daten im HDBn-Codc eintreffen und rückgewandelt werden sollen, muß der H DBn- Freigabeeingang auf 1-Signal geschaltet werden, so daß die NAND-Gatter 36 und 37 geöffnet sind. Die Code-Wörter, die anstelle eines O-Wortes in den HDB/7-Daten enthalten sind, können nur an den K-Impulsen und den in den Code-Wörtern davorliegenden (n— 1) 0-Signalen erkannt werden. Das J/K-F\io(\op 33, dessen beide Eing~?ge / und K an die (^-Ausgänge der D-Flipflops 24 und 25 angeschlossen sind, schalten bei abwechselndem Eintreffen der D* - und O- -Impul se bei jedem 1 -Impuls um. Wenn aber das V-Bit eintrifft kann das //K-Flipflop 33 nicht mehr schalten, weil es wegen der nicht wechselnder. Polarität des Implies bereits das richtige Signal am Ausgang hat Dieser Zustand wird entweder vom Freigabe-NAND-Gatter 36 oder 37 dadurch erkannt daß die Fünffach-NAND-Verknüpfung erfüllt ist und der Ausgang auf 0-Signal schaltet, das beim nächsten Takt an das zugehörige D-Flipflop 31 oder 32 weitergegeben wird. Dieses 0-Signal wird dazu benutzt, das erste und das (n+ l)-te Bit des erkannten Code-Worts auf Null zu setzen, <L h. beim HDB3-Code das erste und vierte Bit so daß sowohl aus 000 KaIs auch aus B 00 Wieder 0000 wird. In der Schaltung werden durch das 0-Signal an mindestens einem Eingang der Steuer-NAND-Gatter 38 und 39 die Ausgänge auf 1-Signal gezwungen, das dann an die D-Flipflops 27 und 30 des Schieberegisters weitergegeben wird, deren für die Schieberegisterfunktion wirksame Ausgänge (?dann das 0-Signal annehmen.

Die Umstellung des in den Bildern 1 und 2 dargestellten HDB3-Codecs auf einen beliebigen HDB/7-Code (mit n=2, 3, 4 ...) ist sehr leicht möglich. Den HDB2-Code erreicht man durch Herausnahme des D-Flipflops 4 und des D-Flipflops 29 aus den Schieberegisterketten des Coders bzw. Decoders. Einen Code mit /7=4, 5, 6 oder mehr erreicht man entsprechend durch Verlängern der Flipflopketten, und zwariiiurch Dazwischenschalten von 1, 2, 3, oder mehr D-Flipflops zwischen die D-Flipflops 4 und 5 im Coder bzw. 27 und 28 im Decoder, wobei im Coder die (^-Ausgänge der hinzugefügten D-Flipflops in die NAND-Verknüpfung des Freigabe-N AN D-Gatters 18 und im Decoder die Q-Ausgänge der hinzugefügten Flipflops in die NAND-Verknüpfungen der Gatter 36 und 37 einbezogen werden müssen.

Die Schaltungen der Bilder 1 und 2 enthalten bereits weniger gebräuchliche Impulsbausteine als die bekannten Schaltungen für HDBS-Codecs. Der Aufwand kann noch weiter verringert werden, wie die Schaltungsabwandlungen in den F i g. 3 und 4 zeigen. Diese Schaltvarianten sollten aber nur dort eingesetzt werden, so die Wirkung von Schaltspitzen (skipes) auf andere Weise verhindert wird; beispielsweise am Coderausgang, wenn die nachfolgende Schaltung zur Zusammenfassung der (D+)- und (D-)-Signale eine genügend starke Tiefpaßwirkung hat, bzw. am Decoderausgang, wenn im nachfolgenden Binärschaltungsteil getaktete Flipflops angesteuert werden.

Im einzelnen zeigt die Fig.3 im rechten Teil den Ersatz der links dargestellten Ausgangs-NAND-Tore 22, 23 und der nachgeschalteten Ausgangs-D-Flipflops 12 und 13 durch die AND-Gatter 40 und 41.
Die Fig.4 zeigt den gleichen Sachverhalt für das letzte Flipflop 30 der Schieberregisterkette des Decoders und das ihm vorgeschaltete Steuer-NAND-Gatter 39, die ebenfalls durch ein AND-Glied, diesmal mit 3 Eingängen, ersetzt werden.

to Eine Verringerung des Schaltungsaufwands tritt auch ein, wenn am Coder-Ausgang ein halfbit-AMl-Signal erzeugt werden soll (halfbit entspricht dem RZ-Binärsignal). Die Signale D+ und D- müssen dann taktbewertet sein, was mit der Schaltung nach Fig.5A erreicht wird, die durch F i g. 5B näher erläutert worden ist.

In der Fig.5A sind wieder wie in Fig.3 links die Ausgangs-NAND-Gatter 22 und 23 mit den Ausgangs-D-Flipflops 12 und 13 dargestellt. Diese werden für die Abgabe eines halfbit-AMI-Signals ersetzt durch die beiden AND-Gatter 43 und 44 mit jeweils 3 Eingängen.

Die Bezeichnungen FF7/Q, FF\5IQ, FF\5lQsollen

die jeweiligen Anschlüssen der Flipflops in der Fig. 1 verdeutlichen.

Die F i g. 5B zeigt den Unterschied zwischen Binärsignal, Fullbit-AMI-Signal und Halfbit-AMI-Signal in Bezug zu dem oben dargestellten Takt in einem Impulsdiagramm.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schneller, schaltbarer HDBn-Coder (ij-längste bei diesem Code noch im binären Signal enthaltene s O-Folge), dadurch gekennzeichnet, daß ein fn+4)stuflges, aus D-Flipflops (1—7) aufgebautes erstes Schieberegister vorgesehen ist, das mit dem Dateneingang am binären Datenstrom und mit den Takteingängen am empfangenen Takt ίο fliegt,

daß ein erstes NAND-Gatter (17) _vorgesehen ist, dessen erster Eingang mit dem O-Ausgang des zweiten D-Flipflops (2) und dessen Ausgang mit dem D-Eingang des dritten D-FIipflops (3) verbunden sind,

daß ein zweites NAND-Gatter (21) vorgesehen ist, dessen erster Eingang mit dem ^Ausgang des fn+3)-ten D-Flipflops (6) und dessen Ausgang mit dem D-Eingang des fn+4)-ten D-FIipflops (7) verbunden sir «J,

daß ein drittes NAND-Gatter (20) vorgesehen ist. dessen erster Eingang mit dem ζϊ-Ausgang des (n+3)-ten D-Flipflops (6) verbunden ist, daß ein /K-Teiler-Flipflop (15) vorgesehen ist, dessen /-Eingang und dessen K-Eingang mit dem Ausgang des dritten NAND-Gatters (20) verbunden sind,

daß ein viertes NAND-Gatter (22) vorgesehen ist, dessen erster Eingang mit dem O-Ausgang des (n+4)-ten D-Flipflops (7) und dessen zweiter Eingang mitdcT. O-Ausgang des/ZC-Teiler-Flipflops (15) verbunden sind,

daß ein fünftes NAND-Gatter (23) vorgesehen ist, dessen erster Eingang mit dem O-Ausgang des (n+4)-ten D-Flipflops (7) unt dessen zweiter Eingang mit dem (^Ausgang des /K-Teiler-Flipflops (15) verbunden sind,

daß ein erstes zusätzliches DFlipflop (12) vorgesehen ist, dessen D-Eingang mit dem Ausgang des vierten NAND-Gatters (22) verbunden ist und dessen (J-Ausgang a's Ausgang (D+) für Impulse dient, aus denen die positiven Impulse des pseudoternären Signals gebildet werden, daß ein zweites zusätzliches DFlipflop (13) vorgesehen ist, dessen D-Eingang mit dem Ausgang des fünften _N AN D-Gatters (23) verbunden ist und dessen O-Ausgang als Ausgang (D-) für Impulse dient, aus denen die negativen Impulse des pseudoternären Signals gebildet werden,

daß ein Freigabe-NAND-Gatter(18) vorgesehen ist. dessen (n+1)-te Eingänge mit den $·Ausgängen des ersten bis fn+l)-ten D-Flipflops (1 bis 4), dessen (n+2)-ter Eingang mit dem zweiten Eingang des ersten NAND-Gatters (17) und dessen (n+3)-ter Eingang mit einem HDBn-Freigabe-Eingang verbunden sind,

daß ein Steuer-D-Flipflop (8) vorgesehen ist, dessen DEingang mit dem Ausgang des Freigabe-NAND-Gatters (18) und dessen O-Ausgang mit dem zweiten «> Eingang des ersten NAND-Gatters (17) verbunden sind,

daß eine Kettenschaltung aus einem dritten und einem vierten zusätzlichen DFlipflop (10, 11) vorgesehen ist, deren DEingang mit dem O-Ausgang des Steuer-DFlipflops (8) und deren O-Ausgang mit einem zweiten Eingang des dritten NAND-Gatters (20) verbunden sind,

daß ein/K-Zäbl-Flipflop (14) vorgesehen ist, dessen /-Eingang und dessen /^-Eingang mit dem O-Ausgang des η-ten D-Flipflops (3) verbunden ist, daß ein sechstes NAND-Gatter (19) vorgesehen ist, dessen erster Eingang mit dem ^-Ausgang des Steuer-D-Flipflops (8) und dessen zweiter Eingang mit dem Q-Ausgang des /K-Zähl-Flipflops (Ϊ4) verbunden sind,

daß ein fünftes zusätzliches D-Flipflop (9) vorgesehen ist, dessen D-Eingang mit dem Ausgang des sechsten NAND-Gatters{19) und dessen O-Ausgang mit dem zweiten Eingang des zweiten NAND-Gatters (21), mit dem dritten Eingang des dritten NAND-Gatters (20) und mit dem S-Eingang des /K-Zähl-Flipflops (14) verbunden sind und daß die Takteingänge des Steuer-D-Flipflops (8) und aller zusätzlichen D-Flipflops (9—13) am empfangenen Takt (T) und das /K-Zähl-Flipflop (14) mit dem Takteingang am invertierten empfangenen Takt (T) liegen.

2. HDB2-Coder nach Anspruch 1, dadurch gekennzeichnet, daß das sendeseitige Schieberegister sechsstufig ausgeführt ist und die Q-Ausgänge der ersten bis dritten Stufe an das sendeseitige Freigabe-N AND-Gatter (18) angeschaltet sind.

3. HDB3-Coder nach Anspruch 1, dadurch gekennzeichnet, daß das sendeseitige Schieberegister siebenstufig ausgeführt ist und die O-Ausgänge der ersten bis vierten Stufe an das sendeseitige Freigabe-NAND-Gatter (18) angeschaltet sind (Fi)

4. HDBn-Coder nach Anspruch 2, mit n=4,5,6... nach Anspruch 1, dadurch gekennzeichnet, daß das sendeseitige Schieberegister 8, 9, 10 ...-stufig ausgeführt ist und die ^-Ausgänge der ersten bis 5,6,7-ten Stufe an das sendeseitige Freigabe-NAND-Gatter (18) angeschaltet sind.

5. HDBn-Coder nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei Unempfindlichkeit der nachfolgenden Schaltungsteile gegenüber Schaltspitzen die beiden Ausgangs-NAND-Gatter (22,23) und ihre jeweils nachgeschalteten Ausgangs-DFlipflops (12, 13) durch je ein AND-Gatter (40,41) ersetzt sind (Fig. 3).

6. HDBn-Coder nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Halfbit-AM I-Ausgangscode die beiden Ausgangs-N AND-Gatter (22,23) und ihre jeweils nachgeschalteten Ausgangs-DFlipflops (12, 13) durch je ein AND-Gatter (43,44) mit drei Eingängen ersetzt sind, die über ein bereits für andere Schaltungsteile vorhandenes Negationsglied (18) mit dem inversen Takt beschaltet sind (F i g. 5A).

7. Schneller, schaltbarer HDBn-Decoder (n=längste bei diesem Code noch im binären Signal enthaltene O-Folge), dadurch gekennzeichnet,

daß ein erstes Eingangs-D-Flipflop (24) vorgesehen, dessen D-Eingang mit einem Eingang (D+) verbunden ist, der der Aufnahme der aus den positiven Impulsen der pseudoternären Daten abgeleiteten Impulsen dient, daß ein zweites Eingangs-D-Flipflop (25) verbunden ist, der der Aufnahme der aus den negativen Impulsen der pseudoternären Daten abgeleiteten Impulsen dient,

daß ein Eingangs-NAND-Gatter (35) vorgesehen ist, dessen erster Eingang mit dem ^-Ausgang des ersten Eingangs-DFlipflops (24) und dessen zweiter

Eingang mit dem (^-Ausgang des zweiten Eingangs-D-Flipflops (25) verbunden sind,
daß ein (l+n+l)-stufiges aus D-Flipflops (26—30) aufgebautes zweites Schieberegister vorgesehen ist, dessen D-Eingang mit dem Ausgang des Eingangs-D-Flipflops (35) verbunden ist und dessen 5-Ausgang ds Ausgang for die binären Daten dient,
daß ein erstes Steuer-NAND-Gatter (38) vorgesehen ist, dessen erster Eingang mit dem Q-Ausgang des erster D-Flipflops (26) im zweiten Schieberegister und dessen Ausgang niit dem D-Eingang des zweiten £?-Fi«pf!ops (27) im zweiten Schieberegister verbunden sind,

daß ein zweites Steuer-NAND-Gatter (39) vorgesehen ist, dessen erster Eingang mit dem (^-Ausgang des vorletzten D-Flipflops (29) im zweiten Schieberegister und dessen Ausgang mit dem D-Eingang des letzten D-Flipflops im zweiten Schieberegister verbunden sind,

daß ein /K-Flipflop (39) vorgesehen ist, dessen /-Eingang mit dem Q-Ausgang des ersten Eingangs-D-F.ipf!ops (24) und dessen ^-Eingang mit dem (^-Ausgang des zweiten Eingangs-D-F&pflops (25) verbunden sind,

daß ein erstes Freigabe-NAND-Gatter(36) vorgesehen ist, dessen erster Eingang mit dem ^-Ausgang des ersten D-Flipflops (26) des zweiten Schieberegisters, dessen zweiter Eingang mit dem (J-Ausgang des ersten Eingangs-D-Flipflops (24), dessen dritter Eingang mit einem HDBfl-Freigabe-Eingzng, dessen vierter Eingang mit dem Q-Ausgang des /K-FMpflops (33) und dessen fünfter Eingang mit einem zweiten Eingang des zweiten Steuer-NAND-Gatters (39) verbunden sind,

daß ein zweites Freigabe-NAND-Gatter (37) vorgesehen ist, dessen erster Eingang mit dem zweiten Eingang des zweiten Steuer-NAND-Gatters (39), dessen zweiter Eingang mit dem (^-Ausgang des /K-Flipflops (33), dessen dritter Eingang mit einem HDB/i-Freigabe-Eingang, dessen vierter Eingang mit den, (^-Ausgang des zweiten Eingangs-D-Flipflops (25) und dessen fünfter Eingang mit dem Q-Ausgang des ersten D-Flipflops (36) im zweiten Schieberegister verbunden sind,
daß ein sechstes zusätzliches .D-Flipflop (31) vorgesehen ist, dessen D-Eingang mit dem Ausgang des ersten η Freigabe-N AN D-Gatters (36) und dessen Ausgang mit jeweils einem zweiten Eingang des ersten und des zweiten Steuer-NAND-Gatters (38,39) verbunden sind,

daß ein siebentes zusätzliches D-Flipflop (32) vorgesehen ist, dessen D-Eingang mit dem Ausgang des zweiten Freigabe-NAND-Gatters (37) und dessen Ausgang jeweils mit einem dritten Eingang des ersten und des zweiten Steuer-NAND-Gatters (38,39) verbunden sind und
daß die Takteingänge beider Eingangs-D-Flipflops (24,25), des zweiten Schieberegisters (23—30) sowie des sechsten und siebenten zusätzlichen D-Flipflops (31, 32) am empfangenen Takt (T) und das /K-Flipflop (33) am invertierten empfangenen Takt fliegen.

8. HDB/J-Decoder nach Anspruch 7, dadurch gekennzeichnet, daß bei Unempfindlichkeit der nachfolgenden Schaltungsteile gegenüber Schaltspitzen das zweite Steuer-NAND-Gatter (39) mit der letzten Stufe (30) des Schieberegisters durch ein AN D-Gatter (42) erspart ist (F i g. 4).

9. HDB2- Üet-Oder nach Anspruch 7, dadurch gekennzeichnet, daö dai Schieberegister vierstufig ausgeführt ist

10. HDB3-Decoder nach Anspruch 7, dadurch gekennzeichnet, daß das Schieberegister fünfstufig ausgeführt Lsi (F i g, 2).

11. HDBn-Decoder mit n=4, 5, 6 ... nach Anspruch 7, dadurch gekennzeichnet, daß das Schieberegister 6, 7, 8-stufig ausgeführt ist und die (^-Ausgänge der hinzugeschalteten Stufen parallel an die beiden Freigabs-NAND-Gatter (,is, 37) geführt sind.

12 HDB/7-Coder nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, daß die Anordnung in integrierter Technik aufgebaut ist