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Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß das Paritätsbit
des ersten Blockes eines Wortes so gewählt ist, daß sich eine ungerade Parität ergibt,
daß das Paritätsbit der weiteren Blöcke so gewählt ist, daß sich eine gerade Parität
ergibt, daß auf der Empfängerseite die einzelnen Blöcke auf ihre Parität überprüft
werden und das Ergebnis mit den erwarteten Ergebnis verglichen wird und daß mittels
dem aus diesem Vergleich erhaltenen Fehlerbild der Paritätsbit aller Blöcke eines
Informationswortes der Wortanfang ermittelt wird und ein AJsgangssignal erst dann
erzeugt wird, wenn der erste Block eines Wortes an dem dafür vorgesehenen Bereich
der Speichereinrichtung steht.
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Eine bevorzugte Einrichtung zur Durchführung des Verfahrens gemäß
der Erfindung ist dadurch gekennzeichnet, daß die Fehlererkennungseinrichtung die
übertragene Parität mit der erwarteten Parität des eben einlaufenden und im Schieberegister
abgespeicherten Blockes vergleicht und bei Übereinstimmung eine logische Null und
bei Nichtübereinstimmung eine logische Eins in das das Paritätsglied enthaltende
Speicherglied des Schieberegisters einspeichert, daß eine Steuereinrichtung vorgesehen
ist, der alle Ausgänge derjenigen Speicherglieder zugeführt werden, die die Paritätsbits
enthalten und die bei vollständiger Belegung der Speichereinrichtung ein Ausgangssignal
an der Ausgangsklemme erzeugt, wenn im Paritätsspeicherglied des letzten Registers
eine logische Null enthalten ist, und das bei Auftreten einer logischen Eins in
diesem Speicherglied das Ausgangssignal so lange unterdrückt, bis K weitere Blöcke
in die Speichereinrichtung eingespeichert sind, wenn zusätzlich im Paritätsspeicherglied
des K+ 1-letzten Registers eine logische Eins gespeichert ist, und daß das Ausgangssignal
die weitere Verarbeitung des abgespeicherten Informationswortes steuert und dann
die Synchronisationseinrichtung in die Grundstellung bringt.
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Die Erfindung nützt im wesentlichen die Möglichkeit aus, das Paritätszeichen
einer Binärzeichenfolge auf zwei verschiedene Arten zu bilden: Entweder wird das
Paritätszeichen so gewählt, daß sich eine gerade Anzahl oder aber daß sich eine
ungerade Anzahl von Binäreinsen ergibt. Durch die Erfindung ist es möglich, den
Wortanfang aus einer Folge von übertragenen Blöcken auf einfache Weise zu erkennen
und sehr schnell den Wortsynchronismus herzustellen.
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Das Verfahren gemäß der Erfindung und eine bevorzugte Einrichtung
zur Durchführung sollen an Hand nachstehender Zeichnungen erläutert werden. Es zeigt
F i g. 1 den Aufbau eines Informationswortes, Fig.2 das Prinzipschaltbild der Wortsynchronisationseinrichtung,
F i g. 3 eine Tabelle der Synchronisationszustände und der sich daraus ergebenden
Fehlerbilder.
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In F i g. 1 ist der Aufbau eines Informationswortes W dargestellt,
er besteht aus den Blöcken BL1 bis BL4, die unmittelbar aufeinanderfolgen. Jeder
Block besteht seinerseits aus zehn Binärzeichen, wovon als erstes das Startbit St
immer eine Binäreins und als letztes das Stopbit Stp immer eine Binärnull ist. Das
neunte Binärzeichen wird als Paritätsbit Pverwendet. Diese Parität wird auf der
Senderseite so gebildet, daß sich im ersten Block BL1 eine ungerade Anzahl von Binäreinsen
ergibt, in den folgenden Blöcken BL2 bis BL4 eine gerade Anzahl. Die zweiten bis
achten Bits Infbl bis InfM dienen der Informationsübertragung.
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F i g. 2 zeigt das Prinzipschaltbild der Wortsynchronisationsschaltung.
Die übertragenen Binärzeichen treffen an der Eingangsklemme E ein und werden drei
Funktionsgruppen zugeführt: Der Blocksynchronisationseinrichtung BLSY, der Fehlererkennungseinrichtung
FEund der Speichereinrichtung SE Die Speichereinrichtung SE besteht aus dem Schieberegister
RD und den drei Registern RC, RB und RA. Jedes Register weist zehn Speicherglieder
FL1D bis FL1OD, FL1Cbis FL10C, FL1Bbis FL10B, FL1A bis FL1OA auf. Die Ausgänge der
Speicherglieder FL1 D bis FLl0D des Schieberegisters RD sind mit den Eingängen der
Speicherglieder FLl C bis FL1OC des Registers RC verbunden.
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Ebenso sind die Ausgänge der Speicherglieder FLl C bis FL 10C und
FL1B bis FL10B der Register RC und
RD mit den Eingängen der Speicherglieder FLIB
bis FL1OB und FL1A der folgenden Register RD und RA verbunden.
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Die Blocksynchronisationseinrichtung BLSY weist zwei Eingänge B und
F auf. Der Eingang B ist mit der Eingangsklemme E verbunden, der Eingang Fmit dem
Ausgang des letzten Speichergliedes FL1OD des Schieberegisters RD. Die Blocksynchronisationseinrichtung
BLSY erkennt auf Grund der über den Eingang E eintreffenden Binärzeichen den Beginn
eines Blockes und gibt über den Ausgang SS einen Impuls ab, der den Taktgenerator
TG so ansteuert, daß er zehn mit der Bitmitte der eintreffenden Binärzeichen zusammenfallenden
Schiebetakte abgibt. Dieser Schiebetakt steuert die Einspeicherung der seriell an
der Eingangsklemme eintreffenden Binärbits in das Schieberegister RD.
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Dazu ist der Informationseingang des ersten Speichergliedes FL1D des
Schieberegisters RD mit der Eingangsklemme E verbunden, und die Takteingänge der
Speicherglieder FL1D bis FL1OD sind mit dem Taktgenerator TG verbunden. Wenn das
erste Bit des Blokkes, das Startbit St, in das letzte Speicherglied FL10D eingespeichert
wird, wird der Blocksynchronisationseinrichtung diese Information über den Eingang
Fzugeführt. Die Blocksynchronisationseinrichtung BLSY erzeugt dann am Ausgang PS
einen Schiebetakt, der den Registern RD bis RA über die Parallelschiebetakteingänge
PSD, PSC, PSB, PSA zugeführt wird und die parallele Übergabe der einzelnen Register
in das jeweils folgende Register steuert.
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Die Fehlererkennungseinrichtung FE hat im wesentlichen die Aufgabe,
die eingetroffenen Blocks daraufhin zu überprüfen ob die Parität richtig ist Wie
schon beschrieben, wird der erste Block auf ungerade und werden die weiteren Blöcke
auf gerade Parität überprüft.
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Dazu ist die Fehlererkennungseinrichtung FE mit der Eingangsklemme
E verbunden. In der Fehlererkennungseinrichtung werden die entsprechenden Paritäten
gebildet und mit der erwarteten Parität gemäß dem jeweils gesendeten Block verglichen.
Ist die übertragene Parität identisch mit der erwarteten Parität, wird in das zweite
Speicherglied FL2D des Schieberegisters RD eine logische Null eingetragen; stimmt
die übertragene Parität mit der erwarteten nicht überein, so wird in dem Speicherglied
FL2D eine logische Eins eingetragen.
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Ist die Speichereinrichtung SE vollständig gefüllt, so wird durch
die Steuereinrichtung STEder Wortanfang festgestellt. Dazu sind die Ausgänge der
zweiten Speicherglieder FL2D bis FL2A der Register RD bis RA mit den Eingängen ED,
EC, EB, EA der Steuereinheit STE verbunden. Tritt an allen Eingängen ED bis EA eine
logische Null auf, dann steht das Wort wortrichtig in der Speichereinheit SE, die
Steuereinrichtung STE erzeugt an ihrem Ausgang A einen Ausgangsimpuls, der die weitere
Verarbeitung der in der Speichereinrichtung SEgespeicherten Information bewirkt
Beispielsweise kann durch den Ausgangsimpuls die parallele Weiterverarbeitung des
Wortes und die anschließende Grundstellung der Wortsynchronisierungseinrichtung
gesteuert werden. Dazu werden die Register RD bis RA gelöscht und wird die Fehlererkennungseinrichtung
wieder darauf eingestellt, den ersten eintreffenden Block auf ungerade Parität zu
überprüfen.
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F i g. 3 zeigt eine matrixartige Tabelle mit den einzelnen Synchronisierungszuständen
der Wortsynchronisierungseinrichtung. Die Wortsynchronisierungseinrichtung kann
vier verschiedene Zustände annehmen,
die in der Tabelle durch vier
Zeilen repräsentiert sind.
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Spaltenweise sind die Inhalte der Register RD, RC, RE der Speichereinheit
SE mit den erwarteten geraden Paritäten, das Register RA mit der erwarteten ungeraden
Parität und ist eine weitere Spalte vorgesehen, in der angegeben ist, nach wie vielen
weiteren übertragenen Blöcken der Wortsynchronismus erreicht ist. Die Matrixelemente
haben folgende Bedeutung: Zunächst ist die Nummer desjenigen Blockes in einem Wort
angegeben, der bei dem jeweiligen Synchronisierungszustand im angegebenen Register
abgespeichert sein soll.
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Dabei soll es sich um zwei aufeinanderfolgende Worte von jeweils vier
Blöcken BL1 bis BM für das erste Wort und BL1' bis BL4' für das zweite Wort handeln.
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Es folgt dann die zu den jeweiligen Blöcken gehörende übertragende
Parität; der erste Block BL1 bzw. BL1' soll vereinbarungsgemäß ungerade Parität
»20« aufweisen, während die folgenden drei Blöcke BL2 bis BL4, BL2' bis BL4' jeweils
gerade Parität »G« haben.
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An letzter Stelle ist immer angegeben, welche logische Zahl »0« oder
»L« auf Grund des Vergleichs der übertragenen und der erwarteten Parität in das
zweite Speicherglied des Registers RD eingetragen wird.
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Stimmt die erwartete Parität mit der übertragenen Parität überein,
so wird in das zweite Speicherglied FL2D des Registers RD eine logische Null eingetragen;
stimmt die erwartete Parität mit der übertragenen nicht überein, so wird eine logische
Eins eingetragen, die hier der Deutlichkeit wegen als L gekennzeichnet ist.
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Im Synchronisierungszustand »1« steht im Register RA der Block BL1,
im Register RB der BL2, im Register RC der BL3 und im Register RD der Block EM eines
Wortes. Ein Vergleich der übertragenen und der erwarteten Parität zeigt, daß diese
bei allen Registern übereinstimmen. Aus diesem Grunde wird von der Fehlererkennungseinrichtung
FEin allen zweiten Speichergliedern FL2A bis FL2D eine logische Null erzeugt, was
bedeutet, daß der Wortsynchronismus erreicht ist und daß das Wort beim Synchronisierungszustand
»1« richtig in der Speichereinheit SE steht. In diesem Zustand kann sofort das Ausgangssignal
erzeugt werden, das die weitere Verarbeitung des Wortes anstößt und danach die Synchronisierungseinrichtung
in ihren Grundzustand bringt.
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Im Synchronisierungszustand 2 steht im Register RA der Block BL2,
im Register RB der BL3 und im Register RC der Block EM des ersten Wortes sowie im
Register RD der Block BL1' des folgenden Wortes. Ein Vergleich der übertragenen
Paritäten und der erwarteten Paritäten zeigt, daß diese beim Register RD und RA
jeweils nicht übereinstimmen. Für diesen und für alle weiteren Synchronisierungszustände
gilt, daß im
Register RA der Paritätsvergleich immer negativ ausfällt und deshalb
im Speicherglied FL2A des letzten Registers RA immer eine logische Eins steht und
daß darüber hinaus noch in einem weiteren der restlichen Register RB bis RD eine
logische Eins fälschlicher Weise an der Paritätsstelle auftritt. Dieser Umstand
wird ausgenutzt zur Erkennung des Synchronisierungsanfanges.
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Tritt in einem der Paritätsspeicherglieder FILZE bis FL2D eine logische
Eins auf, was bedeutet, daß die übertragene Parität mit der erwarteten nicht übereinstimmt,
so wird geprüft, ob zusätzlich eine logische Eins im Speicherglied FL2A des letzten
Registers RA auftritt. Dies ist notwendig, weil ein Nichtübereinstimmen der übertragenen
Parität mit der erwarteten Parität nicht nur dadurch auftreten kann, daß der Wortsynchronismus
nicht erreicht ist, sondern auch dadurch, daß ein Übertragungsfehler in dem einen
oder anderen Block vorliegt. Es müssen also zwei Voraussetzungen vorliegen, damit
die Wortsynchronisierungseinrichtung, insbesondere die Steuereinrichtung STE reagiert:
Im Paritätsspeicherglied FL2A des letzten Registers RA und darüber hinaus in einem
einzigen weiteren Paritätsspeicherglied FL2B bis FL2D der Register RB bis RD muß
eine logische Eins auftreten.
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Im Synchronisierungszustand 2 tritt die zweite logische Eins im Speicherglied
FL2Ddes Registers RD auf.
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Man sieht, daß nach drei weiteren übertragenen Blökken alle Blöcke
BL2 bis EM des ersten Wortes aus der Speichereinrichtung SE geschoben sind und daß
die vier Blöcke BL1' bis BL4' des folgenden Wortes wortrichtig im Register stehen.
Die Steuereinheit STE der Wortsynchronisierungseinrichtung gibt also nach weiteren
drei übertragenen Blöcken das Ausgangssignal ab, mit der die weitere Verarbeitung
des Wortes gesteuert wird.
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Im Synchronisierungszustand 3 steht die zweite logische Eins, die
das Nichtübereinstimmen der übertragenen mit der erwarteten Parität anzeigt, im
Paritätsspeicherglied FL2C des Registers RC Nach zwei weiteren übertragenen Blöcken
steht in diesem Fall das Wort richtig in der Speichereinheit SE Zu diesem Zeitpunkt
kann dann der Ausgangsimpuls abgegeben werden.
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Im Synchronisierungszustand 4 stimmt die Parität der Register RA
und RB mit der übertragenen Parität nicht überein. In diesen beiden Registern ist
das Paritätsspeicherglied FL2A und FL2B mit einer logischen Eins belegt. In diesem
Fall muß die Erzeugung des Ausgangsimpulses durch die Steuereinheit STE während
der Übertragungszeit eines ganzen Blocks verzögert werden, bis das Wort wiederum
richtig in der Speichereinheit SEabgespeichert ist.