DE2622696C3

DE2622696C3 - Schaltungsanordnung zur Fehlerprüfung und Fehlerkorrektur von Binärdaten

Info

Publication number: DE2622696C3
Application number: DE19762622696
Authority: DE
Inventors: Walter Dipl.-Ing. 7750 Konstanz Welwarsky
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1976-05-21
Filing date: 1976-05-21
Publication date: 1979-09-13
Also published as: DE2622696B2; DE2622696A1

Description

Schaltungsanordnung zur Fehlerprüfung und Fehlerkorrektur von Binärdaten, die von einem Mehrspurmignetbandgerät als n-stellige bitparallele Datenzeichen blockweise nacheinander in einer Eingangsstufe aufgenommen werden, und bei der die Fehlerprüfung auf der Grundlage mehrstelliger, festgelegter und/oder aus den Binärdaten gebildeter Prüfzeichen durchgeführt wird.

Solche Schaltungsanordnungen werden beispielsweise bei der Auswertung von Daten verwendet, die aus einem mehrspurigen Magnetband gelesen werden.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs erwähnten Gattung so zu verbessern, daß der für die Durchführung von logischen Verknüpfunger, erforderliche Aufwand wesentlich verringert wird. Dies wird dadurch erreicht, daß die erfindungsgemäße Schahungsanordnung die im Patentanspruch 1 J5 gekennzeichneten Merkmale aufweist.

Vorteilhafte weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. Nachfolgend die Beschreibung der Schaltungsanordnung in Verbindung mit der Zeichnung. -">

Fig. 1 zeigt ein Schema einer Schaltungsanordnung zur Auswertung von Daten, die von einem neunspurigen Magnetband gelesen werden;

F i g. 2 zeigt einen erfindungsgemäß verwendeten Taktgenerator; *">

F i g. 3 zeigt einen Teil der Schaltungsanordnung der F i g. 1 in erfindungsgemäßer Ausführung;

F i g. 4 zeigt denselben Teil der Schaltungsanordnung der F i g. 1 in anderer erfinHijngsgemäßer Ausführung;

Fig. 5 zeigt eine Registeranordnung zur Bildung '>" zyklischer Prüfzeichen in rrfindungsgemäßer Ausführung;

F i g. 6 /cigt eine Registeranordnung zur Bildung von Fehlcrmustcrn in erfindungsgemäßer Ausführung;

F i g. 7 /cigt ein Fehlerspurregister in crfindungsgc- >'> mäßer Ausführung;

F i g. 8 zeigt eine Anordnung mit einem Register zur Bildung von l.ängsparitätszeichen in erfindungsgemä-[Scr Ausführung.

Nach DIN hbO14 sind in Lescanordnungcn von ^i!i Mehrspurmagnetbandgerätcn Fehlcrprüf- und Fehlerkorrektureiririchtungen üblich. Bei den bekannten Anordnungen werden die Bits der aufeinanderfolgenden Sprossen parallel korrigiert und parallel den Prüfeinrichtungen zugeführt. Fs ist jedoch, wie nachfolgend beschrieben, eine Signalisierung durchführbar, die zu erheblichen Einsparungen an l.ogikschalüingen und der Möglichkeit führt. Bausteine höherer Integrationsdichte als bei Parallelverarbeitung zu verwenden.

In F i g. 1 sind mit 1 neun Kanäle bezeichnet, über die von einem neunspurigen Magnetband acht Bits und ein Paritätsbit von Zeichen jeweils parallel als »Sprossen« nacheinander blockweise in eine Eingangsstufe 2 eingelesen werden. Die Bitwerte jeder Sprosse werden von den Kanälen 1 parallel einer Paritätsprüfeinrichtung 3 zugeführt, die daraus jeweils ein Paritätssignal bildet, das einem Fehlermusterregister 4 und einer Korrektureinrichtung 5 . zugeführt wird, an weiche außerdem noch ein Fehlerspurregister 6 Signale abgibt Durch die Korrektureinrichtung 5 laufen die von der Eingangsstufe 2 aufgenommenen Daten, sie werden dort nach Maßgabe der genannten Signale korrigiert und dann einer Ausgangsstufe 7 übermittelt, von wo sie über neun Kanäle 8 z. B. an einen Rechner weitergegeben werden. An die Korrektureinrichtung 5 ist ferner noch ein Längsparitätsprüfregister 9 und an den Ausgang dzr Korrektureinrichtung ein CRC-Register 10 zur Bildung zyklischer Priifzeich .<ί angeschlossen. Weiter sind vorgesehen: eine Vergleichs', inrichtung 11 zum Vergleich der Inhalte der Register 4 und 10, Nullabfrageeinrichtungen 12 und 13 für die Register 9 und 10 sowie eine Zeichenparitätsprüfeinrichtung 14 für die korrigierten Daten. Ein Steuerwerk zur Steuerung der Arbeitsabläufe ist mit 15 bezeichnet.

In der hier vorgeschlagenen Schaltungsanordnung nach Fig. 1 werden die Sprossenbits aus der Eingangsstufe 2 seriell über eine Datenleitung 16 der Prüfeinrichtung 5 zugeführt und von dieser weiterhin seriell über eine Übermittlungsleitung 17 an die Ausgangsstufe weitergegeben. Auch die anderen mit der Korrektureinrichtung bzw. deren Ausgang 17 verbundenen und alle mit den Regisiern 4, 6, 9, 10 und dem Steuerwerk 15 verbundenen in F i g. 1 dargestellten Leitungen sind bitserielle Leitungen. Der Fluß der Bits über diese Leitungen wird durch eine von einem Taktgenerator ausgegebenen zyklisch sich wiederholende Folge von 10 Taktimpulsen gesteuert, deren erster, durch Erscheinen auf einer besonderen Leitung unterscheidbarer Taktimpuls ein Starttakt ist, während die folgenden 9 Taktimpulse jeweils die 9 Bits einer Sprosse abrufen bzw. einspeisen.

Eine hierfür verwendbare, aus integrierten digitalen Moduln aufgebaute Taktgeneratorschaltung ist in F i g. 2 dargestellt. Dort ist 19 ein synchron ladbarer Binärzähler, 20 und 21 sind sogenannte Pulssynchronisierschaltungen. Die gewünschten, zyklisch sich wiederholenden Taktfolgen werden aus einem durchlaufenden Takt T, z. B. Systemtflkt, ausgeblendet.

Die Pulssynchronisierschaltung 20 ist so geschaltet daß sie den ersten Takt des durchlaufenden Takts T nzch .iner 1/0-Flanke eines Anstoßsignals auf ihren Ausgang als Starttakt S durchschallet. Anstoßsignale sind der Lesetakt L aer Datenelektronik des Bandgerätes oder ein Steuersignal des Steuerwerks 15 (Anstoß für Verschiebungen zwecks Registerabfragen).

Durch den Stalttakt 5 wird der Binärzähler 19 auf 9 vorgeladen. Dadurch verschwindet das Überlaufsignal des Binärzählers und die zweite Pulssynchronisierschal= tung 21 wird freigegeben und schaltet die folgenden Takte des Taktes Tauf ihren Ausgang durch; durch die Ausgangstakte I wird der Binärzählcr 19 hochgezählt, bis er seine Überlau^rstellung 15 erreicht und damit die zweite Pulssynchronisierschaltung 21 sperrt.

In I-i g. 3 ist die Fingangsstiife (2) ein integrierter Modul 22, der als Parallel-Sericn-Umsetzer mittels Schieberegisters arbeite!. Fr gibl die Bits jeder mit

einem Lesetakt /. = .S' eingelesenen Sprosse mit den nachfolgenden 9 Takten 1 an die Datenlcitung 16 aus. die an einem Eingang einer Fxklusiv-OdcrSehaltung 23 liegt, deren anderer Hingang am Ausgang eines Und-Gatters 24 liegt. An einem Eingang des Und-Galters steht das Paritätssignal der Paritätsprüfeinrichtung 3 an. dem anderen Eingang wird, durch Starttaktc S ausgelöst, der Inhalt des später zu beschreibenden Fehlerspurregistcrs 6 mit den Taktimr,ulscn t seriell zugeführt. Am Ausgang des F.xklusiv-Oder-Tores 23 liegt die Ubcrmittlungslciliing 17 für die durch die Korrekturschaltung 23, 24 (in l·' i g. 1 mit 5 bezeichnet) korrigierten Datenbits, die »I« sind, wenn nur das Bit auf Leitung 16 »I« war, sowie von »0« auf »1« und von »1« auf »0« korrigiert werden, wenn beide Eingänge der Und-Schaltung zur Bitzeit positiv sind. Die Übcrmittlungsleitung; 17 führt in den Sericncingang eines !"tcTiertc^ Mi)dⁱ.i!s 2.5, der /m Seriep.-Piiriiuel-Umset-/ung ausgebildet ist, als Ausgangsstufe (7 in F^: i g. I) dient, die über Leitung 17 übermittelten Bits in ein Schieberegister cinlicst und mit dem auf den erstgenannten Starttakt folgenden Starttakt ,V parallel auf die neun Kan.jlc 8. die z. B. zu einem Rechner führen, ausgibt.

Die Zcienenparitätsprüfung zum Zweck des Erzcugcns einer Fehlermeldung an den Rechner wird nach der Datenkorrektur vorgenommen durch die in Fig. 1 mit 14 bezeichneten Finrichtung in Gestalt eines in F i g. 3 ebenso bezeichneten, an die Übermittlungsleitung 17 angeschlossenen /K -Flipflops, das als Modulo-2-Zähler arbeitet und mit jedem Starttakt in die Grundstellung gesetzt wird unter Mitteilung seiner vorherigen Stellung an das Steuerwerk 15.

In F i g. 4 ist eine Schaltungsanordnung wie in F i g. 3 dargestellt, mit der Abänderung jedoch, daß die Funktionen der F.ingangsstufe (2 in Fig. 1) und der Ausgangsstufe (7 in F'ig. I) durch einen bekannten integrierten Modul 26 übernommen werden, der zur getakteten Parallel-Serien-Umsetzung wie auch gleichzeitig Serien-Parallel-Umsetzung ausgebildet ist. Die Datenleitung 16 ist somit an den Serienausgang und die Überniittlungsleitung 17 an den Serieneingang des Moduls 26 angeschlossen, der auch die Signale aus den Kanälen 1 aufnimmt und an die Kanäle 8 ausgibt. Im übrigen ist die Funktion der wie in F i g. 3 bezeichneten Teile ebenso wie dort.

Fig. 5 zeigt die Ausbildung eines in Fig. I mit 10 bezeichneten »CRC«-Registers zur Bildung zyklischer Prüfzeichen. Die Bildung solcher Prüfzeichen für das blockweise Lesen von einem 9-Spur-Magnetband ist z. B. aus DIN 66014 Blatt 2 Seite 3 bekannt. Das dort vorgesehene Schema der parallelen F-inaddierung der Sprossenbits aufeinanderfolgender Sprossen in die zugeordneten Stellen des CRC-Registers mittels Modulo-2-Addition gestattet nicht die Verwendung integrierter Schieberegister bekannter integrierter digitaler Schaltkreise, dies ist aber möglich bei einer Registeranordnung für serielle Sprossenbitverarbeitung nach F i g. 5. wo außerdem nur eine einzige Verknüpfungsstelle vorgesehen ist.

Für den Betrieb dieser CRC-Registeranordnung ist vorgesehen, daß das Bitmuster

1110 10 111

in das Schieberegister 27 nicht wie üblich nach Verarbeitung der letzten Sprosse eines Blockes, sondern vor dem Lesen eines Blockes über die dargestellten Ladeleituneen in das Register eingegeben wird.

Die Registeranordnung nach F i g. 5 weist ein parallel ladbares erstes, neunstelliges Schieberegister 27 zur Bildung des CRC-Zeichens und ein parallel ladbares zweites achtstelliges Schieberegister 28 als Milfsregister ^r> auf. Die Schieberichtungen sind durch Pfeile angegeben Die letzte Stufe ν 0 des Schieberegisters 27 ist über eine I-Bit-Verzögerungsstufc 29 und einen Fingang eines Modulo-2-Addierers 30. der drei Fingängc hat. auf die erste Stufe ν 8 rückgekoppelt. An einem zweiten

ίο Fingang des Modulo-2-Addierers liegt der Ausgang des Schieberegisters 28. das an Stufe ν 7 einen Fingang 31 hat. der die 9. Stufe ersetzt. Der dritte Fingang des Modulo-2-Addiercrs 30 liegt an der Übcrmittlungsleitting 17 (F ig. I, 3, 4), die die korngierten l.esedaten

r> seriell führt. An den Fingang des Schieberegisters 27 ist ein /K-] lipflop angeschlossen, das als Nullabfragecinrichtung 13 nach F i g. I dient und ebenso bezeichnet ist. Hip i-rOi-n und rlip Ift/tpn rlrri SlHlrn «lwir die SlHIe v 4 des Schieberegisters 27 sind mit »1« und die Stellen

2i) v 3 und ν 5 gleichzeitig mit »0« ladbar. Die Stellen χ 0. λ 3, χ 4, λ 5. λ 6 des Schieberegisters 28 sind mit dem Inhalt der Stelle * 8 des Schieberegisters 27 ladbar, bei gleichzeitiger Ladung der Stellen ν 1, χ 2, χ 7 mit »0«. Dabei ist anzumerken, daß die Stelle ν 8 des

2Ί Schieberegisters ebenfalls den Wert »0« enthält, wenn kein Überlauf erfolgt, aber den Wert »I«, wenn ein Überlauf stattfindet. Aus dem Serieneingang .31 des Schieberegisters 28 wird immer eine »0« nachgezogen.

Mit jedem Starttakt S wird das Verzögerungsflipflop

ίο 29 gelöscht und das Register 28 über die dargestellten Ladelcitungen geladen, nämlich nach Maßgabe des Inhalts der ersten Stelle des Schieberegisters 27. Die folgenden neun Takte t werden als Schiebetakte in den Schieberegistern 27 und 28 wirksam. Fs ist unschwer zu

i) erkennen, daß bei diesen zyklisch sich wiederholenden Vorgängen jedesmal a) die F.inaddierung Modulo-2 der Bits einer neuen, auf der Übermittlungsleitung 17 synchron eintreffenden Sprosse, hier seriell nacheinander in dem Modiilo-2-Addierer 30 erfolgt, ferner b)

jo wegen des Vorhandenseins der Verzögerungsstufe 29 am Ende von jedem Zyklus der Inhalt des Schieberegisters 27 um eine Stelle verschoben und lerner c) die verlangte Modulo-2-Addition in die vierte bis siebente Stelle des Schieberegisters 27, und zwar von dem

■i'i Hilfsregister 28 aus und ebenfalls seriell über den Modulo-2-Addierer 30, durchgeführt ist.

Magnetbandblöcke werden bekanntlich sowohl vorwärts als auch rückwärts gelesen. Im zweiten Fall spricht man davon, daß der Block »gestürzt« gelesen

"·" wird. Zur richtigen Verarbeitung im CRC-Registe: ,nuß dann aber auch jedes Zeichen »gestürzt« werden. Bei einer Schaltungsanordnung nach Fig. ! in der angegebenen serialisierten Form ist das leicht zu erreichen, indem abhängig von der Bandleserichtung entweder

">"> Rechtsversehiebung oder Linksverschiebung wirksam gemacht wird.

Die Abfrage des Inhalts des Schieberegisters 27 kann durch das mit dem /-Eingang an den Eingang des Schieberegisters 27 angeschlossene, mit 13 bezeichnete

"■■ /-K-Flipflop geschehen, das durch jeden Starttakt gelöscht wird und während der Schiebetakte t eine vorbeigeschobene »1« übernimmt. Nach Abschluß des Schiebevorganges kann der Inhalt des Flipflops 13 vom Steuerwerk 15 abgefragt werden.

F i g. ό zeigt eine Registeranordnung für die Bildung von Fehlermusterzeichen (»EP«-Zeichen) in Fig. 1 mit 4 bezeichnet. Die Ausführung nach Fig. 6 ist der der Anordnung nach F i g. 5 ähnlich insoweit, als wieder ein

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erstes, neunstelliges Schieberegister 12 und cn /weiK.-. achtstelliges Schieberegister 3.3 als Milfsregistcr vorhanden ist. das in gleicher Weise wie das Register 28 ladbar ist und auch anstelle einer neunten ■,ieiIc einen .Serieneingang 34 hat. Diesem Hingang 34 werden die Zcichenparitätssignale /!uceführt. wobei »I« einen V.r. henpantätsfehlei meldet. Vui ucin r.mgang des Schieberegisters 32 liegt ein Modiilo-2-Addierer .35 mit zwei Eingängen, von denen der eine durch einen Schalter 36 entweder an den Ausgang c'es Schitberegisters 33 oder an »0« gelegt werden kann (an die Stelle dieser Umschaltung kann auch die Normierung des Schieberegisters 33 treten), während der andere Eingang von 35, wie durch einen Schalter 37 symbolisiert, über ein in seiner Wirkung ausschaltbares Ver/ögerungsflipflop 38 an den Ausgang des Schieberegisters 32 angeschlossen ist.

Bei der "ezeichneisn Steü'jn" der ^h^a!^l<ar ^ "^ arbeitet die Registeranordnung ähnlich wie bei der CRC-Zeichenbildung, indem, nach Löschen des Ver-/ögerungsflipflops 38 und Laden des Schieberegisters 33 durch den Starttakt S, während der Schiebetakte (die vorstehend unter b) und c) angegebenen Funktionen durchgeführt werden, dabei aber hier die Zeichenparitätssignale in den Eingang 34 eingegeben werden. Vor dem Lesen eines Blockes wird das Schieberegister 32 gelöscht, anschließend an das Lesen eines Blockes ist der Inhalt des Schieberegisters 32 mit dem des Schieberegisters 27 (F i g. 5) zu vergleichen durch die in Fg. 1 mit 11 bezeichnete Vergleichseinrichtung. Während dieses Vergleichs sind die Schalter 36,37 (F i g. 6) in der zweiten, nicht dargestellten Lage zu denken, wobei dann das Schieberegister 33 leergeschoben (oder gelöscht) und der Inhalt des Schieberegisters 32 zur Durchführung des Vergleichs unverändert im Ring geschoben wird.

Der Vergleich in der Vergleichseinrichtung 11 (Fig. 1) kann wiederum mit nur einem /K-Flipflop 44 durchgeführt werden, dessen /-Eingang in diesem Falle eine Exklusiv-Oder-Schaltung (45) vorgeschaltet ist mit einem an den Ausgang des Schieberegisters 27 (F i g. 5) und einem an den Ausgang des Schieberegisters 32 (F i g. 6) angeschlossenen Eingang. In diesem Falle wird der Vergleich vor dem Schiebevorgang (alter Zustand) vorgenommen. Soll Gleichheit nach dem Schiebevorgang festgestellt werden, werden die Eingänge der Exklusiv-Oder-Schaltung 45 wie gestrichelt eingezeichnet an die Ausgänge der Modulo-2-Addierer 30 und 35 angeschlossen.

Während der Vergleichsschiebeschrit: · durch Takte t zum Nacheinandervergleich der einander entsprechenden Sieller, der Schieberegister 27 und 32 wird J.vr Registerinhalt des Schieberegisters 27 wie früher angegeben durch Mitwirkung des Schieberegisters 28 iauer mü Dateneingang »0« am F.incang Ί7 des Modulo-2-Addierers 30) abgewandelt: der inhalt des Schieberegisters 32 bleibt, wie bereits angegeben. unverändert. Es ist vorgesehen, daß. wie durch Schließen des Kontakts 37 symbolisiert, der Takt für das Verzögerungsflipflop 38 invertiert wird, so daß es den am Ausgang des Schieberegisters 32 anstehenden Wert eine halbe Taktzeit früher, also vor dem Schiebeschritt ..Ils SchiebLregiMi-is i2, übernimmt, worauf dann mit ansteigender rakiflaiiK.c des normalen Schicbetakts der Wechsel der F lipflopaiisL'üngc des Schieberegisters 32 orfolgt

F i g. 7 zeigt ein in den F ig. 1, 3, 4 mit 6 bezeichnetes »Fehlerspur«-Register für seriellen Betrieb. Das auch in Fig. 7 mit 6 bezeichnete Register ist als in sich rückgekoppeltes Schieberegister mit 10 Stellen ausgebildet, dessen inhalt über einen Steuereingang 39 mit

κι F.inzclschiebeimpiilsen verschoben werden kann oder über ein durch eine Steuerleitung 40 aktivierbares Und-Tor mit allen 10 Takten T, I des Generators 18 verschoben wird.

Das Schieberegister 6 enthält immer nur eine »I«; wenn diese in der am Schiebeausgang liegenden Stelle steht, so bedeutet dies »keine Fehlerspur gespeichert«. Die übrigen Stellen sind den Bandspuren zugeordnel. Ist die ξγπ Schiebs2us^iT3ri^iir u^iT^fiHo Qtf>u*> nir-ht auf **i« gesetzt, so ist es eine andere, einer Spur zugeordnete Stelle. Der Inhalt des Schieberegisters 6 wird synchron mit den Sprossenbits verschoben, wobei er wegen der Einbeziehung des Starttaktes 5(bei dem kein Sprossenbit erscheint) als Schiebetakt eine vollständige Ringverschiebung erfährt. Mit dem Taktimpuls Swird dabei der Inhalt der ersten eine Fehlerspur kennzeichnenden Stelle, also der vorletzten Stelle vor dem Schiebeausgang, in die unmittelbar am Ausgang liegende Stelle geschoben. Er kommt dann zur Taktzeit des ersten Sprossenbits, zusammen mit dem Zeichenparitätssignal.

am Eingang des Und-Tors 24 (vergleiche F i g. 3 bzw. 4) zur Wirkung.

Fig. 8 zeigt eine Anordnung mit einem Register zur Bildung von Längsparitätszeichen (»LP«-Zeichen), wie es in Fig. 1 mit 9 bezeichnet ist, fur die sprossenbitse-Helle Arbeitsweise. Das Register ist mit 41 bezeichnet und als neunstelliges Schieberegister ausgebildet. Am Schiebeausgang wird der negierte Wert abgefragt (Q). Dieser wird einem Eingang einer Exklusiv-Oder-Schaltung 42 zugeführt, während deren anderer Eingang die

seriellen Sprossenbits erhält. Der Ausgang der Exklusiv-Oder-Schaltung 42 liegt an einem Eingang eines Nor-Tores 43. An den anderen Eingang des Nor-Tores 43 gelangen die seriell vom Register β (Fig. i, 7) ausgegebenen Bits als Fehlerspursignale (»I« heißt Fehlerspur), wodurch am Eingang des Schieberegisters 41, das mit dem Ausgang des Nor-Tores 43 verbunden ist, die Fehlerspur-Ausblendung bewirkt ist.

Zur Leerabfrage des Schieberegisters 41 ist als Leerabfrageeinrichtung 12 der Fig. 1 an dessen

'■'■> Eingang wieder der /-Eingang eines ebenfalls mit 12 bezeichneten /K-Flipflops angeschlossen, welches eine »i« an das Steuerwerk 15 signalisiert, wenn eine »1« durch das Schieberegister 41 geschoben wurde.

Wie aus der vorangegangenen Beschreibung enf

■■ nehrnbar. ergibt sich bei der Verwendung der beschriebenen Schaltungen eine erhebliche Aufwandseinsparung gegenüber üblichen Schaltungen durch wesentliche Verminderung des Aufwands an Logikschaltungen sowie Ersetzbarkeit von Schieberegistern

μ bzw. Moduln mit Schieberegistern in integrierter Ausführung.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Fehlerprüfung und Fehlerkorrektur von Binärdaten, die von einem Mehrspurmagnetbandgerät als /j-stellige bitparallele Datenzeichen blockweise nacheinander in einer Eingangssiufe aufgenommen werden, und bei der die Fehlerprüfung auf der Grundlage mehrstelliger, festgelegter und/oder aus den Binärdaten gebildeter Prüfzeichen durchgeführt wird, dadurch gekennzeichnet, daß die Eingangsstufe in an sich bekannter Weise ein als Parallel-Serien-Umsetzer arbeitendes Schieberegister aufweist, das die Binärdaten unter Steuerung einer sich zyklisch wiederholenden Folge von n+ 1 Taktimpulsen, deren erster als Starttakt unterscheidbar ist, bitseriell an eine Datenleitung abgibt und daß Korrektur- und/oHer Prüfzeichenbildungsschaltungen vorgesehen sind, die die «-stetigen Datenzeichen unter Steuerung eines Steuerwerks mit den η auf den Starttakt folgenden Taktimpulsen Bit für Bit verarbeiten.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister in beiden Richtungen schiebefähig ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, gekennzeichnet durch eine an die Datenleitung (16) angeschlossene Verknüpfungsschaltung (5) zur seriellen Bitkorrektur und eine die korrigierten Bits weiterleitende Übermittlungsleitung(17).

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß 6j Übermittlungsinitung (17) an einen Serie-PiraHel-Urrsetzer (7, 25, 26) angeschlossen ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Datenleitung (16) an den Scrienausgang und die Übermittlungslcitung (17) an den Serieneingang eines zur Parallcl-Serien- als auch gleichzeitigen Serie-Parallel-Umsetzung befähigten Moduls (26) angeschlossen ist.

6. Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß das Register für die Bildung der zyklischen Prüfzeichen (»CRC«-Zeichen) für η Bitkanäle ein n-stelliges. parallel ladbares erstes Schieberegister (27) mit einem Ausgangs-Verzöge· rungsglied (29). ein zugeordnetes parallel ladbares zweites Schieberegister (31) und eine am Eingang des ersten Schieberegisters liegende Verknüpfungsschaltung (30) zur Verknüpfung von seriellen Datenbits, ausgeschobenen Bits des ersten und ausgeschobenen Bits des zweiten Schieberegisters enthält.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Register für die Bildung von Fehlermustern (»KP«-/.cichcn) aus Zeichenpuritätsfehlern für /; Bitkanäle ein n-stelliges erstes Schieberegister (32) mit einem zugeordneten, ausschaltbaren Ausgangs-Verzögerungsglied (38). ein zugeordnetes parallel ladbares zweites Schiebe register (3.3) mit einem Serierieingang (34) und eine am Eingang des ersten Schieberegisters liegende Verknüpfungsschaltung (35) zur additiven Verknüpfung ausgeschobener Hits des ersten und solchen des /weiten Schieberegisters enthält.

H. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet. d;\P. das /weite Schiebcre gisler (28 h/w. 33) (n- 1) stellig und eine ntc Stelle durch einen seriellen Eingang (31 b/w. 34) gebildet

ist.

9. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie als Register zur Bildung von Längsparitätszeichen (»LP«-Zeichen) für π Bitkanä- Ie ein n-stelliges Schieberegister (41) mit nur einem Biteingang und nur einem Bitausgang enthält, das mit einer Logikschaltung (42, 43) zur Ausblendung eines fehlerhaften Kanals und mit einem Flipfl, >p (12) zur Leerabfrage verbunden ist.

to 10. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie ein Register zur Ermittlung von solchen Kanälen von η Kanälen, in denen Bitfehler entstanden sind, enthält, das als (7j+ l)-stelliges rückgekoppeltes Schieberegister (6,

F i g. 7) ausgebildet ist.

11. Schaltungsanordnung nach Anspruch 1 mit einer Registeranordnung nach Anspruch 6, dadurch gekennzeichnet, daß das erste Schieberegister (27) vor dem Beginn eines Datenblocks parallel mit einem Bitmuster (z. B.

111010111)

geladen wird.

12. Schaltungsanordnung nach Anspruch I mit Registeranordnungen nach den Ansprüchen 6 und 7, dadurch gekennzcxhnet, daß mit jeiiem Starttakt die zweiten Schieberegister (28 bzw. 33) parallel mit einem (als Divisor zu verarbeitendes) Bitmuster geladen werden, wenn die Eingangs-Registerstelle des ersten Schieberegisters (27 bzw. 32) einen Überlauf anzeigt, und im anderen Falle (kein Überlauf) mit Nullen geladen werden.

13. Schaltungsanordnung nach Anspruch 8 und 12, dadurch gekennzeichnet, daß an den seriellen Eingang (31) des zur Bildung zyklischer Prüfzeichen vorgesehenen zweiten Schieberegisters (28) ständig das Potential des Wertes »0« und an den seriellen Eingang (34) des zur Bildung von Fehlermustern vorgesehenen zweiten Scnieberegisters (33) das

■"J Potential des Wertes des Zeichenparitätsbits angelegt ist.

14. Schaltungsanordnung nach Anspruch 12. dadurch gekennzeichnet, daß während Vergleichsphasen (Vergleich der Inhalte der Register 27 und

⁴ⁱ 32) die Verzögerungswirkung des Verzögerungsflip flops (38) ausgeschaltet und statt oder mittels des Ausgangs des Registers (34) das Potential des Wertes (0) an die Verknüpfungsschaltung (35) angelegt wird.

15. Schaltungsanordnung nach den Ansprüchen 12-14, dadurch gekennzeichnet, daß zur Identitätsprüfung der Inhalte der ersten Schieberegister (27 und 32) einer an die Register angeschlossene Exklusiv-Oder-Schaltung (45) eine Kippschaltung

Vi (44) nachgcschaltct ist.

Ib. Schaltungsanordnung nach Anspruch Ii dadurch gekennzeichnet, daß die Eingange der Exklusiv-Oder-Schaltung (45) an die Ausgänge der ersten Schieberegister (27 und 32) angeschlossen

'·" sind.

17. Schaltungsanordnung nach Anspruch 15. dadurch gekennzeichnet, daß die Eingänge der Exklusiv-Oder-Schaltung (45) an die Ausgänge der Vcrknüpfungsschaltungcn (30 und 35) angeschlossen sind.

18. Schaltungsanordnung nai.h Anspruch I mn einer Rcgisicranordnung nach Anspruch h, diiiluri ' gekennzeichnet, daß an das erste Schieberegister cir

Abfrage-Flipflop (13) angeschlossen ist, das durch einen durchgeschobenen »1«-Wert gesetzt und durch jeden Starttakt gelöscht wird.

19. Schaltungsanordnung nach Anspruch I mit einem Register nach Anspruch 10, dadurch gekennzeichnet, daß es durch Steuereingänge (39, 40) auf Ringverschiebung durch den Taktgenerator und auf Verschiebungen um Einzelschritte einstellbar ist, und daß die Registerstelle, aus der ausgeschoben wird, im Ruhezustand des Registersauf »!«gesetzt wird.

20. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß an die Übermittlungsleitung (17) zur Meldung von Zeichenparitätsfehlern eine bistabile Kippschaltung (14) als Moduio-2-Zäh- ler angeschlossen ist.