DE3042394C2

DE3042394C2 -

Info

Publication number: DE3042394C2
Application number: DE3042394A
Authority: DE
Inventors: Pierre Montiny Le Bretonneux Trappes Fr Brossard; Didier Paris Fr Lombard
Original assignee: Individual
Current assignee: Individual
Priority date: 1979-11-14
Filing date: 1980-11-10
Publication date: 1989-03-30
Also published as: GB2063024A; FR2469839A1; GB2063024B; DE3042394A1; FR2469839B1; US4369512A

Description

Die Erfindung betrifft einen Codierer/Decodierer für digitale Über tragungskanäle nach dem Oberbegriff des Patentanspruchs 1. Ein solcher Codierer/Decodierer ist aus der US-PS 41 10 735 bekannt. Die Erfindung ist insbesondere in der digitalen Fernsprechtechnik anwendbar.

Impuls- und Code-Modulatoren (MIC), die derzeit verwendet wer den, und die von der CCITT normiert sind (TNE1-Bericht G 711 und G 732) codieren den Pegel des Fernsprechsignals mit acht Momenten oder Schritten in acht Binärelemente EB derart, daß eine große Anzahl von aufeinanderfolgenden Codierungen und Decodierungen möglich ist, ohne daß das Rauschen der Quantifizierung stört.

Nachteilig wird jedoch, wenn ein wesentliches zusätzliches Rauschen vorliegt (wie im Fall langer Richtfunkverbindungen und Verbindungen über künstliche Satelliten), die Fehlerdichte bei den Binärelementen (TEEB) groß ist, wobei sie in gleicher Weise auf alle EB einwirkt, unab hängig von deren Gewichtung. Diese Wirkung ist für die EB höheren Gewichts oder höherer Wertigkeit und insbesondere für das Vorzeichen-EB sehr nachteilig.

Daraus ergibt sich, daß eine TEEB 10^-3 einem zulässigen Schwellen wert für eine Fernsprechverbindung bzw. für einen Fernsprechkanal entspricht, während eine TEEB 10^-1 in beschriebener Weise mit einem Modulator erreicht werden kann, bei dem alle EB die gleiche Gewichtung bzw. Wertigkeit besitzen (beispielsweise bei einem DELTA-Modulator). Die erwähnten Wirkungen sind ebenfalls sehr ernst, wenn es darum geht, ein Analog-Signal, das in Größen moduliert ist, zu übertragen.

Diesbezüglich wird verwiesen auf C. BERGER, "Choix pour les transmissions num´riques: MIC ou Modulation Delta", in L'Onde Electrique, Bd. 59 (Mai 1979) Nr. 5, S. 55-62.

Eine Lösung dieses Problems besteht darin, die gesamte Digital folge beim Senden dadurch zu codieren, daß redundante EB hinzu gefügt werden. Diese Lösung hat jedoch mehrere Nachteile:

a) sie erhöht den Leitungsdurchsatz wesentlich, wodurch die spektrale Belegung erhöht wird und keine zeitweise Multiplexierung höherer Ordnung mittels hierarchischer Multiplexer mehr möglich ist,
b) der Decodierer muß dabei mit großer Geschwindigkeit arbeiten, da ihm nur etwa 500 ms zur Entscheidung in einem System mit 2,048 MEB/s zur Verfügung stehen, wodurch sich Schwierigkeiten bei der Ausführung sowie erhöhte Kosten ergeben,
c) sie erfordert Übertragungssysteme, die keine Fehlerpakete auftreten lassen, die den Decodierer unwirksam werden lassen.

Der aus der US-PS 41 10 735 bekannte Codierer/Decodierer arbeitet ebenfalls mit redundanten Bits und hat demzufolge die gleichen Nachteile wie der vorstehend beschriebene Codierer/Decodierer.

Aus der DE-OS 25 47 597 sind ein Verfahren und eine Vorrichtung zur Verarbeitung von Digitalwörtern bekannt, bei denen es sich bei dem anfänglichen Binärelement um ein Vorzeichenbit handelt. Auch hier werden redundante Bits zugefügt, um die Fehler während der Datenübertragung zu reduzieren.

Der Erfindung liegt die Aufgabe zugrunde, einen aus der US-PS 41 10 735 bekannten Codierer/Decodierer dahingehend zu verbes sern, daß die Fehlerquote bei der Datenübertragung reduziert wird, ohne dabei die Bitzahl zu erhöhen.

Diese Aufgabe wird anspruchsgemäß gelöst.

In den Unteransprüchen sind Merkmale bevorzugter Ausführungs formen des erfindungsgemäßen Codierers/Decodierers gekennzeich net.

Die Erfindung zieht Nutzen aus der Tatsache, daß bei langen Richtfunkverbindungen und bei Verbindungen über künstliche Satelliten nur wenig Codierer/ Decodierer in Reihe vorhanden sind. Die Codierung in 8 EB im Bereich des Fernsprechkanals wird dadurch überflüssig, bzw. überzählig.

Bei der Erfindung wird das niedrigstwertige EB (oder Bit), nämlich das EB Nr. 8, nicht übertragen. Vielmehr wird ein zusätzliches EB ein geführt, das ein zum Vorzeichen-EB redundantes EB ist, wobei die Redundanz beim Empfang eine Verringerung der TEEB des Vorzeichens um einen Faktor 100 bis 1000 ermöglicht. Diese Anordnung verbessert die Qualität des Fernsprechkanals (Stimme oder größenmoduliert) wesentlich, ohne Vergrößerung des Leitungsdurchsatzes, da die Anzahl der übertragenen EB gleich bleibt. Dadurch werden alle zeitweisen Multiplexierungen hierarchischer höherer Ordnungen möglich, sowie die Wiederverwendung von hyperfrequenten Modulatoren/Demodulatoren, die für diese hierarchischen Durchsätze vorhanden sind.

Da weiter lediglich 1 EB von 8 codiert ist, arbeitet der Decodierer mit einer Geschwindigkeit, die um das 8fache langsamer ist wie ein Decodierer, der für Signale mit 8 codierten EB bestimmt ist. Der De codierer ist daher einfacher und wirtschaftllicher als beim Stand der Technik, weshalb er einer Integration in großem Maßstab zuführbar ist.

Im übrigen werden die Zeitintervalle, im folgenden kurz IT ,0 bis 16, die die Verriegelung des Rahmens (trame) und des Mehrfachrahmens (multitrame), die Übertragung der Signalisierungen und der Telegrafie kanäle sicherstellen, durch die Erfindung nicht geändert. Auch werden gegebenenfalls die IT 5, 13, 21 und 29 nicht geändert, die zur Übertragung von Größen mit einer Geschwindigkeit von 64 kEB/s(kb/s) übertragen werden, was die CCITT wahlweise zuläßt.

Die Erfindung betrifft also einen Codierer/Decodierer für einen Digitalsignal-Übertragungskanal, wobei die Signale durch eine Folge von Binärelementen zwischen einem höchstwertigen Binärelement, das ein Vor zeichen-Binärelement ist; und einem niedrigstwertigen Binärelement gebildet sind , wobei sich der Codierer/Decodierer dadurch auszeichnet, daß er aufweist:

A. Auf der Codierer-Seite eine Schaltung zum Extrahieren des höchstwertigen Binärelements eines ankommenden Digitalsignals, nämlich EB 1,
einen Verhältnis-2-Rücklaufcodierer, der dieses Binärelement EB 1 em pfängt und zwei redundante Binärelemente EB 1 a und EB 1b abgibt,
eine Einrichtung, die ein codiertes Digitalsignal bildet, das soviel Binärelemente wie das ankommende Signal enthält mit dem Binärelement EB 1a als höchstwertiges Binärelement, wobei das niedrigstwertige Binär element des ankommenden Signals unterdrückt ist und wobei das Binär element EB 1 b zwischen zwei bestimmte Binärelemente des ankommenden Signals eingefügt ist,
B. Auf der Decodierer-Seite:
eine Einrichtung, um aus dem empfangenen codierten Signal die redundanten Binärelemente EB 1a und EB 1 b zu extrahieren,
einen Rücklaufdecodierer, der die beiden Binärelemente EB 1 a und EB 1 b empfängt und ein Vorzeichen-Binärelement EB 1 abgibt,
einem Pseudozufallsgenerator von Binärelementen,
eine Einrichtung zum Wiederherstellen eines Digitalsignals, das zwischen dem als höchstwertiges Binärelement genommenen Vorzeichen- Binärelement und dem als niedrigstwertiges Binärelement genommenen pseudozufälligen Binärelement die Binärelemente des empfangenen Signals mit Ausnahme der Binärelemente EB 1 a und EB 1 b enthält.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführunsbeispielen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Anordnung

Fig. 2 ein Zeitdiagramm beim Senden,

Fig. 3 ein Zeitdiagramm beim Empfang,

Fig. 4 schematisch ein Ausführungsbeispiel eines Codierers gemäß der Erfindung,

Fig. 5 schematisch ein Ausführungsbeispiel eines Decodierers gemäß der Erfindung.

Die in Fig. 1 dargestellte Anordnung weist einen Codierer CD und einen Decodierer DC auf, die durch einen Übertragungsweg LT wie eine Fernsprechleitung miteinander verbunden sind.

Der Codierer weist auf:
eine Schaltung 2 zum Extrahieren des Vorzeichen-EB 1 aus dem ankommenden Digitalsignal, das das höchstwertige EB ist,
einen Rücklaufcodierer 4 mit Verhältnis 2, der das Binärelement EB 1 empfängt und zwei redundante Binärelemente EB 1a und EB 1 b abgibt,
eine Einrichtung 6, die ein codiertes Digitalsignal bildet, das soviele Binärelemente wie das ankommende Signal enthält und zwar als höchstwertiges Binärelement das von der Schaltung 4 abgegeben Binärelement EB 1 a, wobei das niedrigstwertige Binärelement des ankommenden Signals unterdrückt ist und wobei das Binärelement EB 1 b zwischen zwei bestimmte Binärelemente des ankommenden Signals eingefügt ist.

Der Decodierer DC weist auf:
eine Schaltung 8 zum Extrahieren des höchstwertigen Binärelements EB 1 a und des eingefügten Binärelements EB 1 b, dessen Lage bekannt ist, aus dem empfangenen codierten Signal,
einen Rücklaufdecodierer 10, der die Binärelemente EB 1 a und EB 1 b empfängt und der das Vorzeichen-Binärelement EB 1 abgibt,
einem Pseudozufallsgenerator 12, der pseudozufällige Binärelemente X abgibt,
eine Einrichtung 14 zum Wiederherstellen eines Digitalsignals, das zwischen dem Binärelement EB 1 als höchstwertiges Binärelement und dem Binärelement X als niedrigstwertiges Binärelement die Binärelemente des empfangenen Signals mit Ausnahme der Binärelemente EB 1 a und EB 1 b enthält.

Zur Erläuterung der Wirkungsweise des erfindungsgemäßen Codierer/ Decodierers wird Bezug auf ein Digitalsignal mit 8 Binärelementen EB 1 bis EB 8 genommen. Durch die Erfindung wird das Binärelement EB 1 a anstelle des einfachen Binärelements EB 1 übertragen. Die Binärelemente EB 2, EB 3 und EB 4 werden an ihrem normalen Platz übertragen. Das Binärelement EB 1 b wird um 4 Taktschritte verzögert und wird anstelle des einfachen Binärelements EB 5 übertragen, was beim Empfang die Unabhängigkeit von Fehlern bei EB 1 a und EB 1 b selbst bei einem doppelten Fehler in der Leitung sicherstellt. Die Binärelemente EB 5, EB 6 und EB 7 werden um einen Taktschritt verzögert und werden anstelle der einfachen Binär elemente EB 6, EB 7 bzw. EB 8 übertragen. Das niedrigstwertige Binär element EB 8 wird nicht übertragen.

Fig. 2 gibt das Zeitdiagramm wieder, das diesen Betriebsschritten entspricht: Die Zeile

(a) gibt den Aufbau des ankommenden Digitalsignals an, dessen 8 Binärelemente mit 1 bis 8 bezeichnet sind,
(b) gibt die Codierung des Binärelements EB 1 in die Binärelemente EB 1 a und EB 1 b wieder, wobei das erstere an seinem Platz bleibt und wobei das zweite um 4 Stellen oder Plätze verschoben ist, derart, daß es mit dem Binärelement EB 5 in Koinzidenz ist,
(c) gibt die Binärelemente der Plätze 2, 3 und 4 unverändert wieder,
(d) gibt die Binärelemente der Stellen 5, 6 und 7 um einen Platz ver schoben wieder,
(e) gibt die Wiederherstellung des Digitalsignals am Ausgang des Codierers durch Addieren der Signale aus den Zeilen (b), (c), (d) wieder.

Beim Empfang werden invertierte Betriebsschritte durchgeführt, nämlich die Extraktion von EB 1 a und EB 1 b, die Decodierung mit Fehlerkorrektur und Wiederherstellung von EB 1 und schließlich die Wiederherstellung eines Signals mit 8 Binärelementen unter Einfügung eines pseudozufälligen Binär elements an die achte Stelle bzw. den achten Platz.

Fig. 3 gibt das Zeitdiagramm, das diesen Betriebsschritten entspricht wieder:
die Zeile (f) gibt das zum Decodierer übertragene Digitalsignal wieder, das identisch demjenigen in der Zeile (e) in Fig. 2 ist,
die Zeile (g) gibt die Extrahierung des Binärelements EB 1 b ohne Ver schiebung wieder,
die Zeile (h) gibt die Binärelemente der Plätze 5, 6 und 7 wieder, die um drei Plätze verschoben sind,
die Zeile (i) gibt die Binärelemente der Plätze 2, 3 und 4 wieder, die um vier Plätze verschoben sind,
die Zeile (j) gibt die Extrahierung des Binärelements EB 1a und dessen Verschiebung um vier Plätze wieder,
die Zeile (k) gibt die Wiederherstellung des Vorzeichen-Binärelements ausgehend von den Binärelementen EB 1 a und EB 1 b wieder,
die Zeile (l) gibt das Erreichen eines pseudozufälligen Binärelements X wieder, das an den achten Platz gesetzt ist,
die Zeile (m) gibt schließlich das wiederhergestellte Signal wieder, das durch Addition der Signale der Zeilen (h), (i), (k) und (l) erhalten ist.

Die Fig. 4 und 5 zeigen Ausführungsbeispiele eines Codierers bzw. eines Decodierers, die diese Betriebsschritte durchführen können.

Der in Fig. 4 dargestellte Codierer weist auf:
eine Schaltung 21 zur Wiedergewinnung des Taktsignals; diese Schaltung 21 ist direkt durch das Eingangssignal beeinflußt und gibt ein Taktsignal H ab,
eine Rahmenverriegelungsschaltung 22, die das Eingangssignal und das von der Schaltung 21 abgegebene Taktsignal H empfängt und ein Rahmenverriegelungssignal VT abgibt,
einen Modulo-8-Teiler 23, der das Taktsignal H mit Synchronisation durch das in der Schaltung 22 abgegebene Signal VT empfängt und ein Signal H/8 abgibt; dieser Teiler 23 stellt die Verteilung der Momente oder Schritte (EB-Nummern von 1 bis 8) sicher, die gruppiert sind in die EB-Nr. 1, die EB-Nr. 2, 3, 4 und die EB-Nr. 5, 6, 7, wobei die EB-Nr. 8 nicht verwendet ist,
einen Modulo-32-Teiler 24, der das vom Teiler 23 abgegebene Signal H/8 mit Synchronisation durch das von der Schaltung 22 abgegebene Signnal VT empfängt und die Verteilung der Zeitintervalle IT 1 bis 4, 6 bis 12, 14 bis 15, 17 bis 20, 22 bis 28 und 30 bis 31 sicherstellt, wobei die Zeitintervalle 5, 13, 21 und 29 mittels entsprechender Schalteinrichtungen I herausgeführt werden können; die Summe der vorhandenen Informationen in diesem Intervallen wird mittels eines ODER-Glieds 25 erhalten, das eine Information A abgibt, das die Codierung freigibt, oder eine komplimentäre Information , die diese sperrt;
ein UND-Glied 27 mit drei Eingängen, die das Eingangssignal bzw. das Signal A bzw. die Nummer des Binärelements EB 1 empfangen;
einen Rücklaufcodierer 4 mit Verhältnis 2 (vergl. Fig. 1), wobei dieser Codierer mit dem Ausgang des UND-Glieds 27 verbunden ist und daher dann arbeitet, wenn gleichzeitig die Informationen "Vorhandensein des Binärele ments EB 1", "Autorisierung der Codierung A" vorhanden sind, wobei der Codierer 4 die beiden redundanten Binärelemente EB 1 a und EB 1 b abgibt,
ein Schieberegister 29 mit 4 Registerplätzen, das das von dem Codierer 4 abgegebene Binärelement EB 1 b empfängt und dieses um 4 Taktsignale ver zögert,
ein UND-Glied 30 mit zwei Eingängen, die das Signal bzw. das Eingangs signal empfangen und ohne Änderung bei Vorhandensein der Information die Übertragung des ankommenden Signals während des Zeitintervalles O und 16 ermöglicht, sowie gegebenenfalls während des Zeitintervalles IT 5, 13, 21 und 29, die durch die nach dem Teiler 24 angeordneten Schaltein richtungen I gewählt sind,
ein UND-Glied 31 mit zwei Eingängen, das die Nummern der Binär elementen EB 2, EB 3, EB 4 empfängt und ohne Änderung die Übertragung der entsprechenden Binärelementen sicherstellt,
ein UND-Glied 32 mit 3 Eingängen, die die Nummern der Binär elemente EB 5, EB 6, EB 7 bzw. das Signal A bzw. das Eingangssignal empfangen,
ein Schieberegister 33 mit einem einzigen Registerplatz, wobei das Schieberegister 33 mit dem Ausgang des UND-Glieds 32 verbunden ist und daher bei simultanem Vorhandensein der Information der Nummern der Binärelementen 5, 6 und 7 und der Information A die Übertragung der entsprechenden Binärelemente EB 5, EB 6, EB 7 mit einer Verzögerung um ein Taktsignal sicherstellt,
ein ODER-Glied 34, das die Multiplexierung der von den Schaltungen 4, 29, 30, 31 und 33 abgegebenen Binärelemente sicherstellt und das codierte Ausgangssignal abgibt.

Der Decodierer gemäß Fig. 5 weist auf:
eine Schaltung 41 zur Wiedergewinnung des Taktsignals, wobei die Schaltung 41 das übertragene Signal empfängt und ein Taktsignal H ab gibt,
eine Rahmenverriegelungsschaltung 42, die das übertragene Signal und das Taktsignal H empfängt, das von der Schaltung 41 abgegeben ist, und ein Rahmenverriegelungssignal VT abgibt,
einen Modulo-8-Teiler 43, der das Taktsignal H mit Synchronisation durch das in der Schaltung 22 abgegeben Signal VT empfängt und ein Signal H/8 abgibt; der Teiler 43 stellt die Aufteilung der Schritte von 1-8 sicher bei Gruppierung in EB-Nr. 1, in EB-Nr. 2, 3 und, in EB-Nr. 4, in EB-Nr. 5, in EB-Nr. 6, 7 und 8, einen Modulo-32-Teiler 44, der das von dem Teiler 43 abgegebene Signal H/8, synchronisiert durch das an der Schaltung 42 abgegebene Signal VT empfängt; der Teiler 32 stellt die Aufteilung der Zeitintervalle IT bzw. deren Nummern 1 bis 4, 6 bis 12, 14 bis 15, 17 bis 20, 22 bis 28, 30 und 31 sicher, wobei die lntervalle mit den Nummern 5, 13, 21 und 29 mittels entsprechenden Schaltein richtungen I herausgeführt werden können; die Summe der in diesen Zeitintervallen vorliegenden Informationen wird mittels eines ODER-Glieds 45 erhalten, das eine Information A abgibt, das die Decodierung freigibt, sowie eine komplementäre Infor mation abgibt, die diese sperrt;
ein Schieberegister 46, das durch 4 Registerplätze bzw. Kippglieder gebildet ist, wobei das Register 46 das übertragene Signal empfängt und an einem Anschluß S₄ ein um vier Taktsignale verzögertes Signal sowie an einem Anschlußpunkt S₃, der nach dem dritten Register platz bzw. dem dritten Kippglied angeordnet ist, ein Signal, das um drei Taktsignale verzögert ist, abgibt,
ein UND-Glied 47 mit drei Eingängen, die das Signal A bzw. das der 5. Stelle bzw. dem 5. Platz des Binärelements entsprechende Signal bzw. das übertragene Signal empfangen, wobei das UND-Glied 47das Signal EB 1 b abgibt,
ein UND-Glied 48 mit drei Eingängen, die das Signal A, das dem ersten Platz bzw. der ersten Stelle des Binärelements entsprechende Si gnal bzw. das um 4 Taktsignale verzögerte vom Register 46 abgegebene Signal empfangen, wobei das UND-Glied 48 das Signal EB 1 a abgibt,
einen Rücklaufdecodierer 10 (Fig. 1) mit zwei Eingängen, die mit den Ausgängen der UND-Glieder 47 bzw. 48 verbunden sind, wobei der Decodierer 10 ausgehend von den Binärelementen EB 1 a und EB 1 b das Vor zeichen-Binärelement EB 1 wiederherstellt,
ein UND-Glied 49 mit zwei Eingängen, die das Signal und das um 4 Taktsignale verzögerte über die Verbindungsleitung S₄ geführte Signal empfangen,
ein UND-Glied 50 mit drei Eingängen, die das Signal A, die den Stellen 2, 3 und 4 der Binärelemente entsprechenden Signale bzw. das um vier Taktsignale verzögerte und über die Verbindungs leitung S₄ geführte Signal empfangen,
ein UND-Glied 51 mit drei Eingängen, die das Signal A, die den Stellen 6, 7 und 8 der Binärelemente entsprechenden Signale bzw. das um drei Taktsignale verzögerte und über die Verbindungsleitung S₃ geführte Signal empfangen,
einen Pseudozufallsgenerator 12 (vgl. Fig. 1) wobei der Pseudo zufallsgenerator 12 durch das Taktsignal H gesteuert ist und ein pseudozufälliges Binärelement X abgibt,
ein UND-Glied 53 mit drei Eingängen, die das Signal A, das der Stelle 4 der Binärelemente entsprechende Signal bzw. das pseudo zufällige Binärelement X empfangen,
schließlich ein ODER-Glied 55 mit fünf Eingängen, die mit den Ausgängen der Schaltungen 10, 49, 50, 51 bzw. 53 verbunden sind, wobei dieses ODER-Glied 55 das wiederhergestellte binäre Signal abgibt.

Die Wirkungsweise dieser Schaltungen ergibt sich direkt aus den Diagrammen gemäß Fig. 2 und 3.

Bei der vorstehenden Erläuterung wurde das Binärelement EB 1 b in ein Intervall eingefügt, das zwischen den Binärelementen mit Platz oder Rang 4 und 5 gebildet worden war. Selbstverständlich kann dieses Binärelement an beliebigen Plätzen eingefügt werden. Allgemein genügt es für die Codierung, diejenigen Binärelemente um einen Platz oder Rang zu verschieben, deren Rang kleiner als ein bestimmter Rang n ist und die Binärelemente mit höherem oder gleichem Rang wie n in Lage zu belassen. Dadurch wird ein Intervall an dem Rang bzw. der Stelle oder dem Platz n gebildet, an dem das Binärelement EB 1 b bei der Kodierung eingefügt werden kann. Bei der Decodierung muß die Verschiebung der Binärelemente deren Rang größer oder gleich n ist, um ein Taktsignal bzw. einen Taktimpuls die Verschiebung der Binärelemente mit kleinerem Rang als n übersteigen, derart, daß diese beiden Gruppen der Binärelemente von neuem aneinander angrenzend sind.

Selbstverständlich ist es ebenfalls nur beispielhaft, wenn die Anzahl der Binärelemente, die das Digitalsignal bilden, zu 8 ge wählt ist; die Erfindung ist ganz allgemein auf jedes Binärsignal anwendbar, unabhängig von der Anzahl seiner Binärelemente.

Claims

1. Codierer/Decodierer für Digitalsignal-Übertragungskanäle, wobei die Signale durch eine Folge von Binärelementen gebildet sind zwischen einem höchstwertigen Binärelement, das ein Vorzeichen- Binärelement ist, und einem niedrigstwertigen Binärelement, gekennzeichnet durch,

A. einen Codierer (CD), der gebildet ist durch:
- - eine Schaltung (2) zum Extrahieren des höchstwertigen Binärelements EB 1 aus dem ankommenden Digitalsignal,
- - einen Verhältnis-2-Rücklaufcodierer (4), der dieses Binär element EB 1 empfängt und zwei redundante Binärelemente EB 1 a und EB 1 b abgibt, und
- - eine Einrichtung (6) zum Bilden eines codierten Digitalsignals, das soviel Binärelemente enthält, wie das ankommende Signal, wobei das Binärelement EB 1 a das höchstwertige Bit ist, das niedrigstwertige Binärelement des ankommenden Digitalsignals unterdrückt ist und das Binärelement EB 1 b zwischen zwei be stimmte Binärelemente des ankommenden Signals eingefügt ist, und
B. einen Decodierer (DC), der gebildet ist durch:
- - eine Schaltung (8) zum Extrahieren der redundanten Binärelemen te EB 1 a und EB 1 b aus dem empfangenen codierten Signal,
- - einem Rücklaufdecodierer (10), der die beiden Binärelemente EB 1 a und EB 1 b empfängt und ein Vorzeichen-Binärelement ab gibt,
- - einen Pseudozufallsgenerator (12) von Binärelementen,
- - eine Einrichtung (14) zum Wiederherstellen eines Binärsignals, wobei das Vorzeichen-Binärelement EB 1 das höchstwertige Binärelement ist, das pseudozufällige Binärelement das nied rigstwertige Binärelement ist und die übrigen Binärelemente dem empfangenen Signal entsprechen mit Ausnahme der Binär elemente EB 1 a und EB 1 b.

2. Codierer/Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Bilden des codierten Signals aufweist
ein Verzögerungsglied (29), das das Binärelement EB 1 b empfängt und es um n Taktsignale verzögert,
ein zweites Verzögerungsglied (Schieberegister 33), das die Binär elemente empfängt, deren Wertigkeit kleiner als n ist, und diese Binär elemente um ein Taktsignal verzögert, und
ein ODER-Glied (34), das das Binärelement EB 1 a, das verzögerte Binärelement EB 1 b, die Binärelemente höherer oder gleicher Wertig keit wie n und die verzögerten Binärelemente mit kleinerer Wertig keit als n empfängt.

3. Codierer/Decodierer nach Anspruch 1 oder 2, dadurch gekennzeichnet daß die Einrichtung des Decodierers zum Wiederherstellen des Digitalsignals aufweist,
eine Schaltung (46, S₃), um eine erste Verschiebung der Binär elemente zu erreichen, die dem Binärelement EB 1 b mit der Wertig keit n folgen,
eine Schaltung (46, S₄), um eine zweite Verschiebung der Binär elemente zu erreichen, die dem Binärelement EB 1 b der Wertigkeit n vorhergehen, wobei die zweite Verschiebung gegenüber der ersteren um eine Einheit größer ist, und
ein ODER-Glied (55), das das Vorzeichen-Binärelement EB 1, die verschobenen Binärelemente und das pseudofällige Binärelement empfängt.