JPS60183669A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS60183669A JPS60183669A JP59039769A JP3976984A JPS60183669A JP S60183669 A JPS60183669 A JP S60183669A JP 59039769 A JP59039769 A JP 59039769A JP 3976984 A JP3976984 A JP 3976984A JP S60183669 A JPS60183669 A JP S60183669A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明はデータ処理装置におけるメモリ制御装置に関し
、特に処理装置間の通イとに関する。
、特に処理装置間の通イとに関する。
（従来技術）
従来、この種のメモリ制御装置は、主として次のような
モードで処理装Ｋ１ｍの通信を行っていた。
モードで処理装Ｋ１ｍの通信を行っていた。
すなわち、第１のモードでは、＾１ｊもってメモリ上に
壱イ営消報をセントしておき、割込み（Ｓ号によシ他の
処理装置に知らせ、他の処理装置が通信情報を読出すこ
とによって処理装置間の通信を行っていた。一方、卯、
２のモードでは、メモリへのアドレス信号を通信情報と
兼用させ、アドレス信号を他の処理装置に送出して処理
装置間の通信を行っていた。
壱イ営消報をセントしておき、割込み（Ｓ号によシ他の
処理装置に知らせ、他の処理装置が通信情報を読出すこ
とによって処理装置間の通信を行っていた。一方、卯、
２のモードでは、メモリへのアドレス信号を通信情報と
兼用させ、アドレス信号を他の処理装置に送出して処理
装置間の通信を行っていた。
上記の通信方式では、以下のような欠点があった。
第１のモードでは、メモリ上の通α情報をヤ電込み、読
出す」妬合には、他の処３３１装（”Ａ″が以前に通イ
ごした通信情報′ｌｆ：、胱出した後でムいと、次の通
イβのためにメモリを書きかえることはできな〃・つｌ
で。
出す」妬合には、他の処３３１装（”Ａ″が以前に通イ
ごした通信情報′ｌｆ：、胱出した後でムいと、次の通
イβのためにメモリを書きかえることはできな〃・つｌ
で。
このため、以前に通イ言した通信情報を６“ｆｉ、出し
た旨を示すフラグを設け、このフラグをチェフクするこ
とによって次の如仁情＋ＦＪを送出することができるか
否かを判定していた。
た旨を示すフラグを設け、このフラグをチェフクするこ
とによって次の如仁情＋ＦＪを送出することができるか
否かを判定していた。
第２のモードでは、アドレス（、＋号はピント幅がデー
２４６号に比軟して短ズ・八いので、多くの神類の通恰
１１′１報（ｉ−送出す６」メら合には、作数回に分け
て送出する必要が・ランっだ。このため、伏数回に分け
た通イ菖の間に他の処理装置からの連化が混合しｌいよ
うにする必９ｙがあった。すなわち、全部の通イ五が終
ったことをメ１すフラグを設けて、このフラグをセント
し、次の７Ｉｌ］ イｒ４ ｊ”＋１報？送出すること
かできるか否か？判定していプ仁。
２４６号に比軟して短ズ・八いので、多くの神類の通恰
１１′１報（ｉ−送出す６」メら合には、作数回に分け
て送出する必要が・ランっだ。このため、伏数回に分け
た通イ菖の間に他の処理装置からの連化が混合しｌいよ
うにする必９ｙがあった。すなわち、全部の通イ五が終
ったことをメ１すフラグを設けて、このフラグをセント
し、次の７Ｉｌ］ イｒ４ ｊ”＋１報？送出すること
かできるか否か？判定していプ仁。
上記のように、従来の方式によってηＪ何らかの対策を
施す必安かあったためにハードウェアが多くなシ、初雑
な制御を行う必要かあるという欠点があった。
施す必安かあったためにハードウェアが多くなシ、初雑
な制御を行う必要かあるという欠点があった。
（発明の目的）
本発明の目的は、処理装置４間での通イー要求が送出込
れた時にメモリへ読出し動作を指示し、要求時に処理装
置ｊ？−１＋・ら受取った通信先番地の処理装置はに対
して、イん出しデータを通、仁情報として送出すること
により上記欠点を解決し、読出しデータノくスを使用し
て読出しデータ幅の通イー情報を１ｎ゛１単に通イ１（
できるように構成したメモリ制御装置を提供することに
ある。
れた時にメモリへ読出し動作を指示し、要求時に処理装
置ｊ？−１＋・ら受取った通信先番地の処理装置はに対
して、イん出しデータを通、仁情報として送出すること
により上記欠点を解決し、読出しデータノくスを使用し
て読出しデータ幅の通イー情報を１ｎ゛１単に通イ１（
できるように構成したメモリ制御装置を提供することに
ある。
（発明の渦ｌ戎）
本発明によるメモリ制御装置は、複数の処理装置４から
のメモリアクセス、ならびに処理装麿間通イ講のケート
理要求に対して医先度判定を行い、最も優先度の高い要
求を処理するように構成したものであって、］］１−１
′］イコ１先受ｌり手段と、メモリデータ読出し送出Ｆ
−設とから成るものである。
のメモリアクセス、ならびに処理装麿間通イ講のケート
理要求に対して医先度判定を行い、最も優先度の高い要
求を処理するように構成したものであって、］］１−１
′］イコ１先受ｌり手段と、メモリデータ読出し送出Ｆ
−設とから成るものである。
通（Ｍ先・Ｓ・取υ手段は、複数の処理装置〜力・らそ
れぞわ送出された処理装＠ １ｆｆｉ通信の通信先を示
す通イ言先番地を受取るだめのものである。
れぞわ送出された処理装＠ １ｆｆｉ通信の通信先を示
す通イ言先番地を受取るだめのものである。
メモリデータ読出し送出平膜は、桟ｐの処理装置からそ
れぞれ送出された要求か処理装置４間信１にの時には、
メモリカ・ら該当する内容のＭｒ、出し動作を行い、上
記メモリカ・ら胱出芒れたデータを上記通信先番地によ
シ指定された処理装置に送出するためのものでおる。
れぞれ送出された要求か処理装置４間信１にの時には、
メモリカ・ら該当する内容のＭｒ、出し動作を行い、上
記メモリカ・ら胱出芒れたデータを上記通信先番地によ
シ指定された処理装置に送出するためのものでおる。
（実施列）
次に、本発明について図面５Ｃ参照して詳細に説明する
。
。
本発明の実７／ｊｌｉ例を示す第１図（（おいて、メモ
リ制御装置６．は処、理要求を送出するための７７、１
および第２の処理装置？ｔ１１．１２と、処理要求を受
取って挫先鵬判定を行い、最高の（愛先度を有する要求
の処理を行うだめのメモリ制御１装置３と、メモリ：ｊ
ｊｌ、制御装置ｔニア３＆’ 、ｌ： ’）アクセスさ
ｉｌるメモリ２とから成る。
リ制御装置６．は処、理要求を送出するための７７、１
および第２の処理装置？ｔ１１．１２と、処理要求を受
取って挫先鵬判定を行い、最高の（愛先度を有する要求
の処理を行うだめのメモリ制御１装置３と、メモリ：ｊ
ｊｌ、制御装置ｔニア３＆’ 、ｌ： ’）アクセスさ
ｉｌるメモリ２とから成る。
本発明によるメモリ制憫ｊ装置３において、３１０１．
３２０１はそｉｌぞね第１および第２の要求フリツプフ
ロツプ、３１０２．３２０２＆まそれぞねり１１および
第２のコマンドレジスタ、３１０３１３２０３はそれぞ
れ第１お工び駿、２のアドレスレジスタ、３１０４，３
２０４はぞれぞれ単１および第２の通信先レジスタ、３
１０５．３２０５はそれぞれ第１および第２の姥求元レ
ジスタ、３１０６は優先度判定回路、３１０７〜３１１
０．３１１３゜３１１４はそれぞれ第１〜第６のセレク
タ、３１１１．３１１５．３１１６ はそれぞｔ（第１
〜第３の遅延回路、３１１２ は第１のデコーダ、３１
１８社ゲート付きの尤も２のデコーダ、３１１７゜３１
１９〜３１２２はそれぞれ＆入ｌ−第５のゲート回路で
ある。
３２０１はそｉｌぞね第１および第２の要求フリツプフ
ロツプ、３１０２．３２０２＆まそれぞねり１１および
第２のコマンドレジスタ、３１０３１３２０３はそれぞ
れ第１お工び駿、２のアドレスレジスタ、３１０４，３
２０４はぞれぞれ単１および第２の通信先レジスタ、３
１０５．３２０５はそれぞれ第１および第２の姥求元レ
ジスタ、３１０６は優先度判定回路、３１０７〜３１１
０．３１１３゜３１１４はそれぞれ第１〜第６のセレク
タ、３１１１．３１１５．３１１６ はそれぞｔ（第１
〜第３の遅延回路、３１１２ は第１のデコーダ、３１
１８社ゲート付きの尤も２のデコーダ、３１１７゜３１
１９〜３１２２はそれぞれ＆入ｌ−第５のゲート回路で
ある。
本発明によるメモリ匍ｊ御装置３において、ｒ：Ｐ １
および第２の要求フリツプフロツプ３１０１゜３２０１
はそｔｌぞれ第１および第２の処理装置１１．１２から
の要求信号をイ一対線１ａ、２ａを介して受けとるだめ
のものである。第１および第２のコマンドレジスタ３１
０２．３２０２はｔｆｆ（、出し。
および第２の要求フリツプフロツプ３１０１゜３２０１
はそｔｌぞれ第１および第２の処理装置１１．１２から
の要求信号をイ一対線１ａ、２ａを介して受けとるだめ
のものである。第１および第２のコマンドレジスタ３１
０２．３２０２はｔｆｆ（、出し。
−１込み処理装置間通信などの動作指示を行うためそれ
ぞｎコマンドイ宮対線１ ｂ 、＋ ２ ｂ上のイー号
を受η叉るためのものである。第１および冴、・２のア
ドレスレジスタ３１０３．３２０３はそれぞｆ１メモリ
内容の読出し、ならびに病込みの番地を示すアドレスレ
ジスタＩＣ，２（！上のアドレス４Ｗ報を受取るための
ものである。緋１および第２の’ｙｍ−４ｇ先レジスタ
３１０４．３２０４はそれぞれ帆理装置１１間通イｇの
通イー先を示す通信先化号脚１ｄ、２ｄ上の情報會受取
るだめのものである。第１木・よび１．２の戦求元レジ
スタ３１０５．３２０５ばそハぞれ谷処理装置ｉａｒ、
に対応したユニークな拵号を１安水元番地と１７で作（
）、保持する／（めのものである。優先度１川定回路３
１０６１ｃｌ：第１および第２の奴求フリンプフロンブ
３１０１．３２０１の出力を入力して咎先度を判定し、
’１−４，４ν１ｊを介してメモリ２へ加えられる請求
イー号と＋ ６７＋ １〜第４のセレクタ３１０７〜３
１１０のλ・・１択イμ号を作るためのものである。し
、１の一ヒレクタ３１０７は・し先度刊’−ｒ′［ｏ−
ｌ路３１０６からのべ択信号により＾４１あるいしシ第
２のコマンドレジスタ３１０２，３２０２の出力ｋ １
’ｓ択シ、コマンド信号線１に上のイー号をメモリ２に
送出するためのものである。第２のセレクタ３１０８Ｈ
，４−１６るいはｉ！４２のアドレスレジスタ３１０３
．３２０３の出力な髭択し、アドレス（を分線１を上の
データをメモり２に送出するためのものである。第３の
セレクタ３１０９は杷１あるいは第２の通信先レジスタ
３１０４．３２０４の出力を選択し、第６のセレクタ３
１１４ に送出するためのものである。８Ｐ、４のセレ
クタ３１１０はｕｌ、１および第２の些求元レジスタ３
１０５．３２０５の出力全選択するだめのものである。
ぞｎコマンドイ宮対線１ ｂ 、＋ ２ ｂ上のイー号
を受η叉るためのものである。第１および冴、・２のア
ドレスレジスタ３１０３．３２０３はそれぞｆ１メモリ
内容の読出し、ならびに病込みの番地を示すアドレスレ
ジスタＩＣ，２（！上のアドレス４Ｗ報を受取るための
ものである。緋１および第２の’ｙｍ−４ｇ先レジスタ
３１０４．３２０４はそれぞれ帆理装置１１間通イｇの
通イー先を示す通信先化号脚１ｄ、２ｄ上の情報會受取
るだめのものである。第１木・よび１．２の戦求元レジ
スタ３１０５．３２０５ばそハぞれ谷処理装置ｉａｒ、
に対応したユニークな拵号を１安水元番地と１７で作（
）、保持する／（めのものである。優先度１川定回路３
１０６１ｃｌ：第１および第２の奴求フリンプフロンブ
３１０１．３２０１の出力を入力して咎先度を判定し、
’１−４，４ν１ｊを介してメモリ２へ加えられる請求
イー号と＋ ６７＋ １〜第４のセレクタ３１０７〜３
１１０のλ・・１択イμ号を作るためのものである。し
、１の一ヒレクタ３１０７は・し先度刊’−ｒ′［ｏ−
ｌ路３１０６からのべ択信号により＾４１あるいしシ第
２のコマンドレジスタ３１０２，３２０２の出力ｋ １
’ｓ択シ、コマンド信号線１に上のイー号をメモリ２に
送出するためのものである。第２のセレクタ３１０８Ｈ
，４−１６るいはｉ！４２のアドレスレジスタ３１０３
．３２０３の出力な髭択し、アドレス（を分線１を上の
データをメモり２に送出するためのものである。第３の
セレクタ３１０９は杷１あるいは第２の通信先レジスタ
３１０４．３２０４の出力を選択し、第６のセレクタ３
１１４ に送出するためのものである。８Ｐ、４のセレ
クタ３１１０はｕｌ、１および第２の些求元レジスタ３
１０５．３２０５の出力全選択するだめのものである。
第１の遅延回路３１１１ は恰先度判定回路３１０６
から（８＋５線１ｊを介してメモリ２へ出力されるアク
セス要求信号を分岐して入力し、メモリ２からの応答が
戻る時間まで遅らせるだめのものである。第１のデコー
ダ３１１２は鉋、１のセレクタ３１０７の出力を入力し
、この出力が処理装置行間通信要求コマンドである時に
は論理値−１〃を出力するだめのものである。＆１．５
のセレクタ３１１３は第１のセレクタ３１０７の出力と
、メモリ２へのＲＥＡＤコマンドとを入力し、第１のデ
コーダ３１１２の出力がＡｒ１ｆｉ理値気１〃である時
、すなわち処理装置間通化要求の時には、メモリ２へＲ
ＥＡＤコマンドを送出し ＊０ 〃である時には、第１
のセレクタ３１０７の出力、すなわち処理装置からのコ
マンドを出力するためヅンものである。第６のセレクタ
３１１４は第１のデコーダ３１１２の出力が論理値１１
′′であるとき、すなわち処理装置間通イハ要求の時に
は第３のセレクタ３１０９ （通イ１１先）を瀉択シ、
％ ０ ＃）ｕ、’「ｐｒ＝Ｉｄ−、ｉｐ、 ４ ノセ
ｖクタ３１１０（要求元）を選択するだめのものである
。ｔ）５２０遅延回路３１１５は応答がメモリ２から戻
る時間まで、第１のデコーダ３１１２の出力（処理装置
間通化要求）を遅延させる。第３の遅延１０１路３１１
６は第６のセレクタ３１１４の出力（戻り先）を遅延さ
せる。第１のゲート回路３１１７は第２の遅延回路３１
１５ の出力の行定出力と否定出力とを出力するもので
ある、躯２のデコーダ３１１８は第１の遅延回路３１１
１ の出力が論理値気１Ｎの時、すなわち、メモリ２が
らの応答が存在する時にＶよ、第３の遅延１す１路３１
１６の出力をデコードするだめのもので、ゲート付きデ
コーダである。第２〜第５のゲート回路３１１９〜３１
２２は第２のデコーダ３１１８の出力と、第１のゲート
１す１路３１１７ の出力とをＡＮＤ演算し、信号線１
ｇ ｒ ２ ｇを介して第１の処理装置〆Ｎｌに送出
する応答１μ号と、イき号線１ｈ、２ｈ＊介して送出さ
れる処理装置ａ間通１８璧求イ１ス号とを作るためもの
である。卯、５のセレクタ３１１３の出力はメモリ２へ
のコマンド信号ＭＡ １１ｃ ７．（介して送出され、
メモリ２からの出力はメモリ読出しデータ信号線１ｍを
介して加えられる。
から（８＋５線１ｊを介してメモリ２へ出力されるアク
セス要求信号を分岐して入力し、メモリ２からの応答が
戻る時間まで遅らせるだめのものである。第１のデコー
ダ３１１２は鉋、１のセレクタ３１０７の出力を入力し
、この出力が処理装置行間通信要求コマンドである時に
は論理値−１〃を出力するだめのものである。＆１．５
のセレクタ３１１３は第１のセレクタ３１０７の出力と
、メモリ２へのＲＥＡＤコマンドとを入力し、第１のデ
コーダ３１１２の出力がＡｒ１ｆｉ理値気１〃である時
、すなわち処理装置間通化要求の時には、メモリ２へＲ
ＥＡＤコマンドを送出し ＊０ 〃である時には、第１
のセレクタ３１０７の出力、すなわち処理装置からのコ
マンドを出力するためヅンものである。第６のセレクタ
３１１４は第１のデコーダ３１１２の出力が論理値１１
′′であるとき、すなわち処理装置間通イハ要求の時に
は第３のセレクタ３１０９ （通イ１１先）を瀉択シ、
％ ０ ＃）ｕ、’「ｐｒ＝Ｉｄ−、ｉｐ、 ４ ノセ
ｖクタ３１１０（要求元）を選択するだめのものである
。ｔ）５２０遅延回路３１１５は応答がメモリ２から戻
る時間まで、第１のデコーダ３１１２の出力（処理装置
間通化要求）を遅延させる。第３の遅延１０１路３１１
６は第６のセレクタ３１１４の出力（戻り先）を遅延さ
せる。第１のゲート回路３１１７は第２の遅延回路３１
１５ の出力の行定出力と否定出力とを出力するもので
ある、躯２のデコーダ３１１８は第１の遅延回路３１１
１ の出力が論理値気１Ｎの時、すなわち、メモリ２が
らの応答が存在する時にＶよ、第３の遅延１す１路３１
１６の出力をデコードするだめのもので、ゲート付きデ
コーダである。第２〜第５のゲート回路３１１９〜３１
２２は第２のデコーダ３１１８の出力と、第１のゲート
１す１路３１１７ の出力とをＡＮＤ演算し、信号線１
ｇ ｒ ２ ｇを介して第１の処理装置〆Ｎｌに送出
する応答１μ号と、イき号線１ｈ、２ｈ＊介して送出さ
れる処理装置ａ間通１８璧求イ１ス号とを作るためもの
である。卯、５のセレクタ３１１３の出力はメモリ２へ
のコマンド信号ＭＡ １１ｃ ７．（介して送出され、
メモリ２からの出力はメモリ読出しデータ信号線１ｍを
介して加えられる。
次に、第１１’２１に示すメモリ靜ｊ御帥１路のＵｉｌ
ｒ作について説明する。
ｒ作について説明する。
まず、第１の処理装置１１の要求元番地は０、第２の処
理装置１２の要求元番地は１とする。ここでは、第１の
処理装置１１からの通常のメモリ読出しについて例を挙
げて説明する。第１の処理装置１１はイβ号号線ａ上の
要求イ自号のＩｉ理イ［ｌｉを１゜ＩＮにして、コマン
ドアドレス１ ｂｓ、あるいはアドレス（ｇＭ線１ ｃ
にコマンドアドレスをセソトシてメモ’Ｊ １ｌｉ１．
制御装置１１に処ｒＩ！！要求を実行する。ここでＮ
％ｒ込みコマンド時の書込みバスは省略してあり、通信
先情報は不髪でめる。要求信号のコマンドアドレス１ｂ
、ならｒトにアドレスイ言＋−３□に＋ｉ！１ｃはそれ
ぞれ第１の壺求フリンブフロング３１０１ と。
理装置１２の要求元番地は１とする。ここでは、第１の
処理装置１１からの通常のメモリ読出しについて例を挙
げて説明する。第１の処理装置１１はイβ号号線ａ上の
要求イ自号のＩｉ理イ［ｌｉを１゜ＩＮにして、コマン
ドアドレス１ ｂｓ、あるいはアドレス（ｇＭ線１ ｃ
にコマンドアドレスをセソトシてメモ’Ｊ １ｌｉ１．
制御装置１１に処ｒＩ！！要求を実行する。ここでＮ
％ｒ込みコマンド時の書込みバスは省略してあり、通信
先情報は不髪でめる。要求信号のコマンドアドレス１ｂ
、ならｒトにアドレスイ言＋−３□に＋ｉ！１ｃはそれ
ぞれ第１の壺求フリンブフロング３１０１ と。
第１のコマンドレジスタ３１０２ と、第１のアドレス
レジスタ３１０３ とに受取られる。
レジスタ３１０３ とに受取られる。
ムル１のｊ皮求フリンブフロツプ３１０１ の出力は優
先度判定回路３１０６に入シ、Ｎｊ、 ２の要求フリツ
プフロツプ３２０１ の出力と比べて優先度判定が行わ
れる。いま、第１の砂水フリップフロップ３１０１ の
方が鏡先度が高いとすると、第１〜第４のセレクタ３１
０１〜３１１０の出力がそれぞれ第１の処理装置１１の
側へコマンド、アドレス。
先度判定回路３１０６に入シ、Ｎｊ、 ２の要求フリツ
プフロツプ３２０１ の出力と比べて優先度判定が行わ
れる。いま、第１の砂水フリップフロップ３１０１ の
方が鏡先度が高いとすると、第１〜第４のセレクタ３１
０１〜３１１０の出力がそれぞれ第１の処理装置１１の
側へコマンド、アドレス。
通イ言先、要求元になるような選択俳号を優先度判定１
ｉ’４１路３１０６は各セレクタに配布する。また、こ
のときには優先度判定回路３１０６はメモリアクセス硬
水をメモリ２に対して送出する。処理装置間の通信要求
ではないので、第１のデコーダ３０１２ の出力は％Ｏ
１とｌυ、シ、１のセレクタ３１０Ｔの出力、すなわち
第１の処理装置１１ ｉｔｓらのコマンドがメモリ２に
送出される。第２のセレクタ３１０８の出力のアドレス
メモリ２に送出され、メモリ２をアクセスする。処理装
置間の通イ言ではないので、第６のセレクタ３１１４
では第４のセレクタ３０１０ （要求元）により選択さ
れた値を出力する。メモリアクセスの行われた一定時間
後に、第２の遅延回路３１１５の出力はも０〃であるた
め、処理装置間の通信でしＬｎい場合にはａ！、１のゲ
ート回路３１１７の否定出力の＠理値が％ＩＩとなる。
ｉ’４１路３１０６は各セレクタに配布する。また、こ
のときには優先度判定回路３１０６はメモリアクセス硬
水をメモリ２に対して送出する。処理装置間の通信要求
ではないので、第１のデコーダ３０１２ の出力は％Ｏ
１とｌυ、シ、１のセレクタ３１０Ｔの出力、すなわち
第１の処理装置１１ ｉｔｓらのコマンドがメモリ２に
送出される。第２のセレクタ３１０８の出力のアドレス
メモリ２に送出され、メモリ２をアクセスする。処理装
置間の通イ言ではないので、第６のセレクタ３１１４
では第４のセレクタ３０１０ （要求元）により選択さ
れた値を出力する。メモリアクセスの行われた一定時間
後に、第２の遅延回路３１１５の出力はも０〃であるた
め、処理装置間の通信でしＬｎい場合にはａ！、１のゲ
ート回路３１１７の否定出力の＠理値が％ＩＩとなる。
また、メモリアクセスを行ったため、第１の遅延回路３
１１１ の出力の論理値は亀１Ｎであり、第１の遅延回
路３１１１ は第１の処理装置１１の要求元番地％ＯＮ
を出力するので、第２のデコーダ３１１８の０側の出力
の論理値が％ｌｌとなる。したがって、ｐＪ１Ｊ２のゲ
ート回路３１１９の出力の論理値が噺１＃となり、信号
線１ｇ上の応答信号はメモリ２からデータ信号線１ｍ上
への読出しデータと共に、第１の処理装置１１に戻る。
１１１ の出力の論理値は亀１Ｎであり、第１の遅延回
路３１１１ は第１の処理装置１１の要求元番地％ＯＮ
を出力するので、第２のデコーダ３１１８の０側の出力
の論理値が％ｌｌとなる。したがって、ｐＪ１Ｊ２のゲ
ート回路３１１９の出力の論理値が噺１＃となり、信号
線１ｇ上の応答信号はメモリ２からデータ信号線１ｍ上
への読出しデータと共に、第１の処理装置１１に戻る。
第２の処理装置１２による読出しの場合も、同様にして
動作が行われる。書込みの場合も、読出しデータが存在
しない点と、■込みデータをメモリ２に転送する点とを
除いては上記と同様でおる。
動作が行われる。書込みの場合も、読出しデータが存在
しない点と、■込みデータをメモリ２に転送する点とを
除いては上記と同様でおる。
次に、第１の処理？ｉ置１１〃・ら第２の処理装置１２
への処理装置間の通イパを行う場合を説明する。
への処理装置間の通イパを行う場合を説明する。
この場合には、前もってメモリ２の特定番地に通信情報
を書込んでおく。処理装置間の通信要求のため、通信先
は’ １ ”＜通１に光信分線１ｄに乗せテ、通ｆ’
先レジスタ３１０４ にセットする。このトキ、コマン
ドレジスタ３１０２に処理装置間の１１ｆｔ ４．＠
要’、５Ｊ＜コマンドをセットすると共に、アドレスレ
ジスタ３１０３ に特定の番地をセットする。優先度判
定回路３１０６において、第１の処理装置１１の優先度
が高いとする。以下に示す以外は、読出し要求時と同じ
ため省略する。第１〜第４のセレクタ３１０７〜３１１
０の出力は、そえ）それ第１の処理装置１１の側のコマ
ンド、アドレス、通信先、要求元を〆択する。第１のセ
レクタ３１０γの出力は、処理装置間の通信コマンドで
あるだめ、デコーダ３１１２の出力の論理値は皇】〃と
なる。
を書込んでおく。処理装置間の通信要求のため、通信先
は’ １ ”＜通１に光信分線１ｄに乗せテ、通ｆ’
先レジスタ３１０４ にセットする。このトキ、コマン
ドレジスタ３１０２に処理装置間の１１ｆｔ ４．＠
要’、５Ｊ＜コマンドをセットすると共に、アドレスレ
ジスタ３１０３ に特定の番地をセットする。優先度判
定回路３１０６において、第１の処理装置１１の優先度
が高いとする。以下に示す以外は、読出し要求時と同じ
ため省略する。第１〜第４のセレクタ３１０７〜３１１
０の出力は、そえ）それ第１の処理装置１１の側のコマ
ンド、アドレス、通信先、要求元を〆択する。第１のセ
レクタ３１０γの出力は、処理装置間の通信コマンドで
あるだめ、デコーダ３１１２の出力の論理値は皇】〃と
なる。
このため ｈｊ、 １のセレクタ３１０Ｔの出力にはリ
ードコマンドが出力され、メモリ２に送出される。
ードコマンドが出力され、メモリ２に送出される。
第６のセレクタ３１１４ の出力がｍｌの処理装置１１
の通信先、すなわち、論理値１１〃が第３のセレクタ３
１０９ 力・ら出力される。そこで、優先度判定回路３
１０６から出力とれているメチリアクセス要求線１ｊ上
の信号が％１〃になシ、メモリ２が起動する。メモリア
クセスの一定時間後に、第２の遅延回路３１１５ の出
力は処理装置の通信要求のために＠ＩＩとなシ、ゲート
回路３１１７の肯定出力がも１〃となる。通１；ａ先の
状態が１であるだめ、第３の遅延回路３１１６の出力状
態は気１Ｎとなる。このとき、メモリアクセスを行った
ため、第１の遅延回路３１１１ の出力状態は気１２で
おり、ゲート付きの第２のデコーダ３１１８の１側の出
力の論理値力ｐＨとなる。したがって、第５のゲート回
路の出力の論理値が）】＃となり、イμ分線２ｈ上の処
理装置間の通信要求信号が、メモリ２からの読出しデー
タと共に第２の処理装置１２に送出される。すなわち、
第１の処理装置１１から第２の処理袋Ｒ１２に処理装置
間の通信を行ったことになり、逆も同様に成立つ。
の通信先、すなわち、論理値１１〃が第３のセレクタ３
１０９ 力・ら出力される。そこで、優先度判定回路３
１０６から出力とれているメチリアクセス要求線１ｊ上
の信号が％１〃になシ、メモリ２が起動する。メモリア
クセスの一定時間後に、第２の遅延回路３１１５ の出
力は処理装置の通信要求のために＠ＩＩとなシ、ゲート
回路３１１７の肯定出力がも１〃となる。通１；ａ先の
状態が１であるだめ、第３の遅延回路３１１６の出力状
態は気１Ｎとなる。このとき、メモリアクセスを行った
ため、第１の遅延回路３１１１ の出力状態は気１２で
おり、ゲート付きの第２のデコーダ３１１８の１側の出
力の論理値力ｐＨとなる。したがって、第５のゲート回
路の出力の論理値が）】＃となり、イμ分線２ｈ上の処
理装置間の通信要求信号が、メモリ２からの読出しデー
タと共に第２の処理装置１２に送出される。すなわち、
第１の処理装置１１から第２の処理袋Ｒ１２に処理装置
間の通信を行ったことになり、逆も同様に成立つ。
処理装置ｈ１が３台以上設置されている場合には、通信
先番地と要求元番地とのピント幅を拡張することにエフ
容易に拡張できる。
先番地と要求元番地とのピント幅を拡張することにエフ
容易に拡張できる。
（発明の効果）
本発明は以上音間したように、通信先番地を設けて処理
装置間で通イ９１要求が発行された時にメモリの任意番
地の内容を読出し、これを通イ言先に送出するように構
成することにより、ハードウェア＋１１の少なく、通イ
εデータ幅の広い、措造のｔＪｉ’ｌ単な処理装置間通
イキヲ行うことかできるという効果がある。
装置間で通イ９１要求が発行された時にメモリの任意番
地の内容を読出し、これを通イ言先に送出するように構
成することにより、ハードウェア＋１１の少なく、通イ
εデータ幅の広い、措造のｔＪｉ’ｌ単な処理装置間通
イキヲ行うことかできるという効果がある。
第１図は、本発明によるメモリ制御装置の一実施例を示
すブロック図でおる。 １１．１２・・・処理装置 ２・φ・・・・・メモリ ３−・・・・・・メモリ制御装置 ３１０１．３２０１−−・要求フリツプフロツプ３１０
２．３２０２−−・コマンドレジスタ３１０３．３２０
３−・φアドレスレジスタ３１０４．３２０４−−−通
イμ先レジスタ３１０５．３２０５ψΦ・夢求元レジス
タ３１０６ 嗜・―・Ｏト優先度判定回路３１０１〜３
１１０，３１１３，３１１４−−・セレクタ３１１１．
３１１５．３１１１３− ＃−遅延回路３１１２．３１
１８ −−−デコーダ ３１１７．３１１９〜３１２２・争伊ゲート回路１ａ〜
１ｄ、１ｆ〜１ｈ、２ａ〜２ｄ、２ｆ〜２ｈ、１ｊ〜１
ｍ・・・・・・・信号線 特許出願人 日本市気株式会社 代理人 弁理士 井ノロ 壽
すブロック図でおる。 １１．１２・・・処理装置 ２・φ・・・・・メモリ ３−・・・・・・メモリ制御装置 ３１０１．３２０１−−・要求フリツプフロツプ３１０
２．３２０２−−・コマンドレジスタ３１０３．３２０
３−・φアドレスレジスタ３１０４．３２０４−−−通
イμ先レジスタ３１０５．３２０５ψΦ・夢求元レジス
タ３１０６ 嗜・―・Ｏト優先度判定回路３１０１〜３
１１０，３１１３，３１１４−−・セレクタ３１１１．
３１１５．３１１１３− ＃−遅延回路３１１２．３１
１８ −−−デコーダ ３１１７．３１１９〜３１２２・争伊ゲート回路１ａ〜
１ｄ、１ｆ〜１ｈ、２ａ〜２ｄ、２ｆ〜２ｈ、１ｊ〜１
ｍ・・・・・・・信号線 特許出願人 日本市気株式会社 代理人 弁理士 井ノロ 壽
Claims (1)
- ＋ＭＵｌの処理装置力・らのメモリアクセス、ならびに
処理装置間通イ＝の処理要求に対して優先度判定を行い
、最も曖先度の高い要求を処理するように（’：’を成
したメモリ制＃装（ｔにおいて、前記複数の処理装置か
らそハぞれ送出された処理装置間通イ己の通イき先を示
す涌イ帛先番地を受取るための通信先受取シ手段と＋
ｌ’Ｊ’ｌ記像数の処理装置から七ｔ１ぞれ送出された
要求が処理装置間通係要求の時にはメモリから該当する
内容の読出しｉＦｈ作を行い、前記メモリから読出され
たデータを前記通信先番地により指定された処理装置、
に送出するためのメモリデータ読出し送出手段とを具備
して翁”４ｔＪ又したことを特徴とするメモリ！１ｉｉ
ｌ Ｉ＋１１１装ｊｔ〜、。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039769A JPS60183669A (ja) | 1984-03-02 | 1984-03-02 | メモリ制御装置 |
| US06/703,917 US4661956A (en) | 1984-03-02 | 1985-02-21 | Method of correcting errors of digital signals in the recording and reproduction of digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039769A JPS60183669A (ja) | 1984-03-02 | 1984-03-02 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183669A true JPS60183669A (ja) | 1985-09-19 |
Family
ID=12562138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039769A Pending JPS60183669A (ja) | 1984-03-02 | 1984-03-02 | メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4661956A (ja) |
| JP (1) | JPS60183669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580558U (ja) * | 1992-04-01 | 1993-11-02 | 住友金属工業株式会社 | 塗装用ノズルの位置調整装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257836A (ja) * | 1987-04-16 | 1988-10-25 | Man Design Kk | デ−タ伝送方式 |
| US4998252A (en) * | 1987-08-06 | 1991-03-05 | Sony Corporation | Method and apparatus for transmitting digital data |
| US4949200A (en) * | 1988-03-31 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for encoding and mapping magnetic disk sector addresses |
| USRE34003E (en) * | 1988-03-31 | 1992-07-21 | Digital Equipment Corporation | Method and apparatus for encoding and mapping magnetic disk sector addresses |
| US5179560A (en) * | 1989-05-15 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for decoding bch code for correcting complex error |
| JPH03141752A (ja) * | 1989-10-27 | 1991-06-17 | Hitachi Ltd | 画像信号伝送方法 |
| KR950001439B1 (ko) * | 1990-04-30 | 1995-02-24 | 삼성전자주식회사 | 오류정정부호화장치 |
| US5588010A (en) * | 1994-07-29 | 1996-12-24 | International Business Machines Corporation | Parallel architecture error correction and conversion system |
| US5978958A (en) * | 1995-04-03 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Data transmission system, data recording and reproducing apparatus and recording medium each having data structure of error correcting code |
| GB2346234B (en) * | 1998-01-08 | 2002-12-18 | Seagate Technology | A physical block address recovery apparatus,system and method for cyclic error correction codes |
| WO2001050467A1 (fr) * | 2000-01-07 | 2001-07-12 | Matsushita Electric Industrial Co., Ltd. | Procede de correction d'erreur, support disque et procedes d'enregistrement de disque et de reproduction de disque |
| EP1261204A2 (en) * | 2001-03-29 | 2002-11-27 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for data reproduction |
| US20080140740A1 (en) * | 2006-12-08 | 2008-06-12 | Agere Systems Inc. | Systems and methods for processing data sets in parallel |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044328A (en) * | 1976-06-22 | 1977-08-23 | Bell & Howell Company | Data coding and error correcting methods and apparatus |
| FR2440133A1 (fr) * | 1978-10-25 | 1980-05-23 | Thomson Brandt | Procede de codage numerique pour l'enregistrement de voies sonores avec un signal de television et dispositif mettant en oeuvre ce procede |
| FR2469839A1 (fr) * | 1979-11-14 | 1981-05-22 | Brossard Pierre | Codeur-decodeur pour voies de transmission numeriques |
| FR2485237B1 (fr) * | 1980-06-19 | 1987-08-07 | Thomson Csf | Dispositif de correction, en temps reel, d'erreurs sur des donnees enregistrees sur un support magnetique, et systeme de traitement de donnees comportant un tel dispositif |
| US4334309A (en) * | 1980-06-30 | 1982-06-08 | International Business Machines Corporation | Error correcting code system |
| GB2122778B (en) * | 1982-06-29 | 1985-09-11 | Sony Corp | Digital audio signal processing |
-
1984
- 1984-03-02 JP JP59039769A patent/JPS60183669A/ja active Pending
-
1985
- 1985-02-21 US US06/703,917 patent/US4661956A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580558U (ja) * | 1992-04-01 | 1993-11-02 | 住友金属工業株式会社 | 塗装用ノズルの位置調整装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4661956A (en) | 1987-04-28 |
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