SU1631548A1 - Устройство управлени взаимным доступом процессора многопроцессорной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  организации многопроцессорных систем с обменом по общей шине. Цель изобретени  - расширение функциональных возможностей при асинхронном характере взаимодействий. Это достигаетс  за счет фиксации частной дл  динамически образованной пары устройств допустимости взаимного доступа и прерывани  текущего режима общей шины с избирательной по определенному внутреннему состо нию блокировкой запроса последней в совокупности независимо устанавливаемых процедур доступа. Дл  расширени  функциональных возможностей в устройство , содержащее двунаправленный коммутатор адреса, двунаправленный коммутатор данных, одно- и двунаправленные коммутаторы управлени , коммутатор характеристик, регистр, трш- гер, одноразр дный блок пам ти характеристик , мультиплексор, дешифратор, четыре элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ и-элемент НЕ, введены второй коммутатор характеристик, втррой регистр, второй - п тый триггеры , п тый - дес тый элементы И, первый - четвертый элементы И-НЕ, третий - седьмой элементы ИЛИ, второй элемент ИЛИ-НЕ, второй и третий элементы НЕ, формирователь импульсов, а также вход-выход готовности и вход-вы ход приоритетного обмена. 5 ил. Ј

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении многопроцессорных систем.

Цель изобретени  - расширение функциональных возможностей при асинхронном характере взаимодействий в многопроцессорной системе.

На фиг. 1 и 2 приведена функциональна  схема устройства; на фиг.З- 5 - временные диаграммы функционировани  узлов устройства в цикле инициаци и обращени  к внешним цеп м с целью доступа к процессорам системы, при воспри тии процессора указанного именного «сообщени  .. дл  случаев наложени  цикла на внутренний цикл записи характеристики и на собствен- ный цикл обращени  к внешним цеп м соответственно.

Устройстао содержит коммутатор. 1 адреса, коммутатор 2 данных, коммутаторы 3-5 управлени , коммутаторы 6 и 7 характеристик, триггеры 8-12,

ОЭ

«

сп

Ј

00

блок 13 пам ти характеристик, регистры 14 и 15, мультиплексор 16, формирователь 17 импульсов, элементы И 18-27,элементы И-НЕ 28-31, элементы ИЛИ 32-38, элементы ИЛИ-НЕ 39 и 40, элементы НЕ 41-43 и дешифратор 44.

На фиг.1 и 2 обозначены вход 45 Обмен, вход 46 Выбор ввода-выво- J да, вход 47 Запись-чтение, вход 48 Выбор пам ти адресный вход 49, первый вход-выход 50 данных, синхронизирующий вход 51, вход 52 Прерывани , вход 53 тактовых сигналов, вход-выход 54 Готовность, 55 Запрос шины, вход 56 Разрешение доступа к шине, вход-выход 57 Зан тость шины, вход-выход 58 Приоритетный , обмен з вход-выход 59 Вы- 2 бор ввода-вывода, вход-выход 60 Режим обмена, выход 61 Выбор пам ти , адресный вход-выход 62 и второй вход-выход 63 данных устройства.

Одноразр дный блок 13 пам ти харак-2 теристик хранит указатели св занных с локальными обслуживаемыми процессорами системных ресурсов по адресам, идентифицируемым именами ресурсов, и нули по остальному полю хранени  J ( указател ми могут фиксироватьс  включение обобществленных устройств ввода-вывода , параллельные ветви-источники с распределением в частных списках переменных межсегментных обменов, , собственные ветви общей программы и др.).

Такты в устройствах управлени  взаимным доступом процессоров многопроцессорной системы осуществл ютс  синхронно аа счет использовани  единой серии сигналов Ф, поступающих на синхронизирующие входы 51, и начало текущего такта св зываетс  с фронтом спада сигнала,,4

Устройство работает следующим образом .

Сн тие блокирующего (низкого) уровн  сигнала Обмен на входе 45 определ ет начало цикла обращени , дл  которого сопр женный с устройством процессор (блок обработки) задает на адресных входах 49 код, на входе 46 или 48 - определ ющий уровень низкого потенциала интерпретирующий код адреса в качестве номера устройства ввода-вывода либо положени   чейки пам ти, а на входе 47 - уровень, указывающий направление передачи слова

5

Q $ 0

Q с

0 5

5

первыми входами-выходами 50 данных (от процессора - при уровне О и к процессору - при 1 сигнала).

В течение интервала активности сигнала Обмен определенна  группа кодовых комбинаций, выставл емых на адресных входах 49 старших разр дов, воздействует на элемент ИЛИ 32 и вызывает на его выходе сигнал низкого или высокого уровн , что в первом случае  вл етс  условием дл  инициализации дешифратора 44 и при активности одного из его выходов приводит к обращению с операцией,Запись к блоку 13 пам ти характеристик, либо к включению одного из коммутаторов характеристик 6 или 7. Уровень О с входа 45 блокирует элемент И 18 и удерживает через элемент И 20 триггер 8 в нулевом состо нии. Формируемый в соответствии с последним низкий уровень с единичного выхода триггера 8 через элемент НЕ 41 допускает установление извне произвольного уровн  сигнала Зан тость шины на входе-выходе 57. Высокий уровень с нулевого выхода триггера 8, одновременно воздейству  на управл ющие входы коммутаторов 3 и 4 управлени  и коммутатора 1 адреса, определ ет передачу состо ний с входов-выходов 59, 60 и 62, на второй и третий входы элемента ИЛИ 36 и на вторые информационные входы мультиплексора 16, как и на информационные входы регистра 15. Уровень 1 на первом входе элемента ИЛИ-НЕ 39 совместно с О с выхода элемента И 19 через элемент ИЛИ 33, устанавливает низкий уровень тактового сигнала на выходе 53, а первый из указанных уровней на втором управл ющем входе коммутатора 2 данных удерживает его в режиме Отключено.

В режиме Отключено двунаправленный коммутатор 2 данных и коммутаторы характеристик б и 7 перевод т свои первые входы-выходы и выходы в высо- коимпедансное состо ние, так что в каждом обращении обеспечиваетс  св зь с источником-приемником по типу один из многих, при которой передача слова к первым входам-выходам 50 данных либо от них происходит без маскировани  информации.

В цикле обращени  к внешнему при- емнику (источнику) информации, выставл емой на адресных входах 49, код через элемент И 18 устанавливает

10

высокий уровень на первом входе эле-- мента И 19, что совместно с 1 с нулевого выхода триггера 8 в ситуации , характеризуемой высоким уровнем на выходе элемента ИЛИ 37, фор- мирует 1 на выходе 55 и на первом входе элемента ИЛИ 33, одновременно первым подготавлива  по третьему входу элемент И-НЕ 31 к срабатыванию .

Дл  установлени  св зи устройство ожидает по вление ответного высокого уровн  на входе 56. Этот сигнал (от арбитра общей шины) в точках уста- jr новлени  высокого потенциала на входе-выходе 57, что соответствует ситуации Обща  шина свободна, вызывает срабатывание элемента И 21 и задает активный сигнал на 1-входе 20 триггера 8. Фронт спада сигнала Ф на синхронизирующем входе указывает триггеру 8 переход в единичное состо ние.

Уровень О воздействует на управл ющие входы коммутатора 1 адреса и 25 коммутаторов 3-5 управлени  и на второй управл ющий вход коммутатора 2 данных, устанавлива  на адресных входах-выходах 62, входах-выходах 59 и 60 и выходе 61 копии состо ний со- 30 ответственно адресных входов 49 и входов 46-48 с передачей при наличии низкого уровн  на входе 47 содержимого первых входов-выходов 50 на линии вторых входов-выходов 63 данных и в обратном направлении при его отсутствии и перевод  состо ни  выходов коммутаторов 3 и 4 управлени  в высокоимпедансные. Уровень О на втором входе элемента И 19 и на Q первом входе элемента ИЛИ-НЕ 39 и 1 на входе элемента НЕ 41 определ ют пре кращение действий высоких уровней на выходе 55 и на входе-выходе 57 досто ние выхода 53 в результате инверс- но повтор ет входной уровень сигнала Готовность на входе-выходе 54.

Коммутатор 2 данных и коммутатор 5 управлени  открыты, а транзит состо ний коммутатором 1 адреса и комму- 50

таторами 3 и 4 управлени  произво- дитс  в режиме захвата общей шины, т.е. с информационных входов на входы-выходы коммутаторов, до тех пор, пока сопр женный процессор не закон- «

чит цикл обращени  к обобщенному устройству вреда-вывода, к системной пам ти либо к другим процессорам, определ   точку переключени  фронтом

35

0

r 0

5 0 Q

0

5

спада сигнала Обмен. Врем  никла соответственно регулируетс  интервалом присутстви  низкого уровн  сигнала на входе-выходе 54.

Высокий уровень на первом входе элемента ИЛИ 33, как и воздействие низкого уровн  (указател  приемника (источника) о своей неспособности в заданных тактах выполнить прием (выдачу) информационного слова) на вход-выход 54 при наличии О на нулевом выходе триггера 8, устанавливает активное (1)состо ние выхода 53, которое, будучи восприн тым в такте перед реализацией записи или чтени  информационного слова, запрещает изменение внутреннего состо ни  процессору и продлеваетс  на требуемое число тактов присутствие указанных уровней сигналов на адресных входах 49 и входах 45-48.

Восстановление низкого уровн  на входе 45, переданное посредством элемента И 20 на нулевой вход триггера 8, вызывает в случае установлени  ранее единичного состо ни  возврат его в исходное состо ние, что через элемент НЕ 41 приводит к установлению по меньшей мере до фронта спада первого пришедшего сигнала Ф высокого уровн  потенциала на входе- выходе 57.

Присутствие высокого уровн  потенциала на входе-выходе 57 также через элемент НЕ 42 создает услови  дл  удержани  в исходном (нулевом) состо нии триггера 11, а каждый фронт спада (точка захвата общей шины ) указанного потенциала посредством элементов НЕ 42 и И 27 устанавливает такое же состо ние в триггере 10.

Локальный процессор свободного процессора обращаетс  в область системной пам ти к списку доступных вершин , т.е. к управл ющей таблице, в которой имеютс  сведени  обо всех активизированных к данному моменту времени вершинах параллельной программы и,, получив очередную из них и отметив ее признаком исполнимости, производит обработку в других управл ющих таблицах систем, св занных с назначением процессорам ветвей общей задачи, сопутствующей выбранному сегменту программы информации. Продолжа  обращени  к системной пам ти, локальный процессор-производит загрузку соответствующего сегмента программы совместно с начальными данными а обраща сь к выделенному обобщенному устройству ввода-вывода, - загрузку совокупности сформированных к данному моменту времени параллельными ветв ми переменных межсегментных обменов (об зательность полноты част- ной совокупности переменных не  вл етс  ограничивающим фактором).

Исполнение программы сегмента начинаетс  с записи указателей общих ресурсов. Группа локальных указателей общих ресурсов информационно св зываетс  с системными именами: номерами незавершенных собственных ветвей общей задачи, номерами ветвей источников переменных с меткой положени , переменной в частных упор доченных списках и т.п.

Дл  записи информации в блок 13 пам ти характеристик на входах 46 и 47 задаетс  низкий уровень, на адресных входах 49 младших разр дов - код, вызывающий активность первого выхода дешифратора 44. Сигнал на входе 45 своим по влением при заданных услови х устанавливает низкие уровни на управл ющем входе мультиплексора 16, а также через элемент И 22 и непосредственно - на входе обращени  и на входе чтени -записи блока 13 пам ти характеристик; два последних указывают цикл записи в блоке 13. При этом код, выставленный на первых входах-выходах 50 данных, определ ет адрес  чейки и записываемую в эту  чейку характеристику , поскольку содержимое старших разр дов через переключающийс  мультиплексор 16 задает состо ние адресных входов, а значение младшего его разр да - содержимое информационного входа блока 13 пам ти характеристик . Длительность описываемого цикла обращени  устанавливаетс  минимальной , т.е. без тактов ожидани , ибо по состо нию задающих уровней на выходе элемента ИЛИ 32 и на нулевом выходе триггера 8 значение сигнала выхода элемента ИЛИ и, следовательно , выхода 53 формируетс  низким.

Адрес записываемой характеристики как указател  выборки дл  обмена взаимного доступа состоит из кода номера ветви источника переменной, дополненного кодом метки положени 

5

0

5

0

.переменной в упор доченном списке кодов, формируемых указанной ветвью дл  случаев, св зываемых с вы- боркой, назначенной локальному процессору ветви; код, дополн ющий позиции номера ветви в слове, устанавливаетс  нулевым.

Значение записываемой характери- O стики соответствует 1 при вхождении локального процессора в начальный узел программы сегмента и О при прохождении завершающего узла либо при отсечении ветви в общем процессе как неудовлетворительной.

При возникновении у локального процессора, выполн ющего i-ю ветвь программы, необходимости св затьс  с локальным процессором j-й ветви по состо ни м входных сигналов инициируетс  цикл обращени , в котором запрашиваетс  контроль над общей шиной, и при разрешении доступа к шине на линии входов-выходов 62 выставл етс  слово дл  взаимного доступа, а на лини х Выбор ввода-вывода и Режим обмена входов- выходов 59 и 60 устанавливаютс  низкие уровни сигналов.

Адресное слово режима взаимного доступа включает в себ  группу разр дов, которыми позиционно кодируютс  указани  о типе запрашивае- |мых взаимодействий, таком как Пересылка-вызов переменной, Обмен переменной - отсечение ветви и т.п., и собственно адресную часть, представл ющую номер ресурса. Информационные возможности адресной части слова достаточны дл  совместного указани  номера ветви и метки положени  переменной - результата в частном списке.

Одновременно во всех устройствах системы, не установивших контроль над общей шиной, разр ды адресной части (старшие разр ды) слова, пройд  через мультиплексор 16 с нормально коммутируемых вторых информационных входов, задают состо ние адресных входов блока 13 пам ти характеристик . При этом дл  рассматриваемой в качестве примера схемы обменов, во-первых, коды номеров обобществленных устройств ввода-вывода, взаимодействи  с которыми устанавливаютс  непосредственно, не могут указать положени  потенциально рабочих- чеек в поле хранени  блока 13

5

0

5

0

5

пам ти характеристик, а во-вторых, положени  рабочих  чеек полностью либо частично покрываютс  кодами инициализации выделенного обобществленного устройства ввода-вывода - равноправного приемника информации в обменах взаимного доступа.

Таким образом, кажда  одноразр дна   чейка блока 13 пам ти характеристик в системе имеет совокупность адресов - один дл  собственного локального процессора и ггуппу дл  остальных , а информационное слово линий вторых входов-выходов 63 данных в сеансе взаимного доступа в зависимости от операции представл ет собой код переменной, код номера запрашиваемой переменной ветви либо несущественную комбинацию.

Фронт спада потенциала на входе- выходе 57 инициирует формирователь 17 импульсов, и с задержкой и, равной времени установлени  устойчивых состо ний в цепочке элементов адресных цепей , на его выходе форми- руетс  отрицательный импульс д , который при наличии О на втором и на третьем входах элемента ИЛИ 36 обуславливает высокоимпедансное состо ние выхода коммутатора управлени ,и воспринимаетс  входом элемента как 1,вызыва  прохождение активного низкого уровн  на единичный вход триггера 9 . Уровень О с нулевого выхода триггера 9 посредством элемента И 22 определ ет выставление такого же сигнала на входе обращени  и задает цикл обращени  с операцией Чтение в блоке 13 пам ти характеристик либо  вл етс  условием при одновременности записи характеристик дл  выполнени  чтени  после реализации записи.

Возбуждение триггера 9  вл етс  однотактным, если при завершении действи  синхросигнала Ф на К-входе сохран етс  уровень неактивного (вы- сого) состо ни  первого выхода дешифратора 44, либо двухтактным. Одновременное присутствие низкого состо ни  на первом выходе дешифратора 44 с инвертированием сигнала переданным с первого входа на выход элемента И-НЕ 28, с 1 на единичном выходе триггера 9 вызывает срабатывание элемента И 23 и результирующий сигнал инициирует элемент ИЛЙ-НЕ 40 (с открытым коллектором) к безусловному понижению как ответной

0

5

0

5

0

5

0

5

0

5

реакции на доступ извне потенциала на входе-выходе 54, а высокое состо ние на первом выходе дешифратора 44 с тем же уровнем на единичном выходе триггера 9 определ ет условие передачи кода считываемой в цикле на выход блока 13 пам ти характеристик переменной с первого входа на выход элемента И 24,

Возможные состо ни  триггера 12 и уровни сигнала на выходе элемента И 18 при наличии 1 на выходе элемента И 24 отражают существующие ситуации в совместимости развитии инициирующего доступ извне и собственного локальных процессоров в св зи с заполнением-опорожнением регистров 14 и 15.

Наличие единичного состо ни  в триггере 12 соответствует случаю, когда собственный локальный процессор не св зывает себ  с обслуживанием регистров 14 и 15 и содержимое последних не требует защиты.

Установление нулевого состо ни  в триггере 12 при О на выходе элемент та И 18 соответствует случаю, когда приоритетный собственный локальный процесс на«одитс  непосредственно перед переходом к подпрограмме либо на начальном этапе подпрограммы приема информации из регистров 14 и 15, изменение содержимого регистров запрещено и развитие собственного локального процессора не тормозитс  существующим контролем над состо нием общей шины параллельным локальным процессом.

Установление нулевого состо ни  в триггере 12 одновременно с присутствием лог.1 на выходе элемента И 18 соответствует случаю, близкому к второму, причем дл  продолжени  приоритетному в паре св зывающихс  (собственный и параллельный, инициирующий доступ через общую шину) локальных процессоров, первому из них требуетс  контроль над общей шиной.

Установление 1 на выходе элемента И 24 на интервале присутстви  высокого уровн  сигнала 9 вызывает срабатывание элемента И-НЕ 29 и уста- , новление на его выходе низкого уровн , который, повтор  сь на выходе элемента И 25 по возбуждению синхровхода .в завершение интервала, на фронте нарастани  «потенциала указывает сброс триггера 12 (состо ние и информацион11 . 16 ного входа триггера D-типа определено константой О) либо подтверждаетс  ранее зафиксированное в нем нулевое состо ние.

В случае нахождени  триггера 12 в единичном состо нии.уровень О на втором входе блокирует элемент И 26 от срабатывани  что определ ет в точке непосредственно перед фронтом нарастани  сигнала Ф наличие низкого уровн  на I-входе триггера 11, сохранение высокого уровн  на нулевом выходе триггера 11 исключает прохожде

12

го разр да оказываетс  в состо нии выбранного (формирующего низкий уровень ) сигнала третий или второй выход дешифратора 44, управл ющий коммутатором 6 характеристик или управл ющий коммутатором 7 характеристик и одновременно устанавливающий в единичное состо ние триггер 12 со сбросом либо с подтверждением нулевого состо ни  в триггер 10.

Один из двух режимов согласовани  внешнего обращени  с собственным

114 11

инициируетс  по влением

на вы

ние низкого сигнала через элемент ИЛИ 55 ходе элемента И 24 на интервале фшо35 с выхода элемента И-НЕ 29 на единичный вход триггера 10. Одновременно О на втором входе  вл етс  условием дл  передачи через элемент ИЛИ 38 отрицательного импульса с выхода элемента И 25 на управл ющие входы регистров 14 и 15 дл  занесени  в них на фронте нарастани  инициирующего сигнала непосредственно состо ни  вто-

сации нулевого состо ни  триггера 12.

Изначально О на единичном выходе триггера 12, вызывающий высо- 20 кий уровень на выходе элемента И-НЕ 28 и срабатывание на интервале возбуждени  триггера 9 элемента И 23 по состо нию первого входа элемента ИЛИ-НЕ 40 безусловно указывает

рых входов-выходов 63 данных и продуб-25 низкий потенциал на входе-выходе 54.

лированных на выходах коммутатора 1 адреса состо ний адресных входов-выходов 62. При этом низкий уровень сигнала на втором входе элемента ИЛИ-НЕ 40 с учетом формировани  О на выходе элемента И 28  вл етс  определ ющим дл  текущего состо ни  входа-выхода 54 - высокий уровень сигнала Готовность удерживаетс  при отсутстви  выставленного извне маскирующего потенциала.

По вление высокого уровн  сигнала вследствие сброса триггера 12 на выходе 52 воспринимаетс  сопр женным процессором как запрос прерывани  . Реагиру  на запрос прерывани , локальный процессор выполн ет многошаговую процедуру перехода на обслуживающую подпрограмму, на одном из шагов которой принимаетс  информаци  из регистра 15, а на завершающем - из регистра 14. По данным, поступившим с регистра 15, организуетс  прохождение заданной

В завершающей части интервала возбуждени  триггера 9 переданный та же по разрешающему состо нию второго входа элемента И 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровн  сигнала на синхронизирующем входе (во времени соответствует точке нарастани  уровн  сигнала Ф) вызывает установление единичного состо ни  в последнем, которое в продолжении действи  активного состо ни  сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход триггера 10, Результирующа  1, выставленна  триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уро вень низкого потенциала на входе-выходе 54. Уровень 1 на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на

ветви в многовариантной подпрограм- 50 управл ющие входы регистров 14 и 15.

ме обслуживающей процедуры с реализацией проверки битов указателей типа запрашиваемого взаимодействи  и формировани  информации о размещении переменной. В циклах обращени , используемых дл  приема информации из регистра 14 или 15 при высоком уровне сигнала Запись-чте- ние на информационном входе старшеПо завершении интервала возбуждени  триггера 9 моменты окончаний действий единичного состо ни  в триг- cj герах 10 и 11 св зываютс  с формированием одним из последующих либо текущим циклом обращений собственно- го локального процессора требований чтени  содержимого регистра 14 или

сации нулевого состо ни  триггера 12.

Изначально О на единичном выходе триггера 12, вызывающий высо- кий уровень на выходе элемента И-НЕ 28 и срабатывание на интервале возбуждени  триггера 9 элемента И 23 по состо нию первого входа элемента ИЛИ-НЕ 40 безусловно указывает

В завершающей части интервала возбуждени  триггера 9 переданный также по разрешающему состо нию второго входа элемента И 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровн  сигнала на синхронизирующем входе (во времени соответствует точке нарастани  уровн  сигнала Ф) вызывает установление единичного состо ни  в последнем, которое в продолжении действи  активного состо ни  сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход триггера 10, Результирующа  1, выставленна  триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уровень низкого потенциала на входе-выходе 54. Уровень 1 на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на

управл ющие входы регистров 14 и 15.

По завершении интервала возбуждени  триггера 9 моменты окончаний действий единичного состо ни  в триг- cj герах 10 и 11 св зываютс  с формированием одним из последующих либо текущим циклом обращений собственно- го локального процессора требований чтени  содержимого регистра 14 или

13

доступа к общей шине, т.е. соответственно с установлением условий формировани  отрицательного импульса вторым выходом дешифратора 44 или высокого уровн  сигнала на выходе элемента И 18.

В также перемещени  зафиксирован- iного в регистре 14 слова на первые входы-выходы 50 данных инициирующий отрицательный сигнал с второго выхода дешифратора 44, непосредственно воздейству  на единичный вход триггера 12 и повтор  сь на выходе элемента И 27, устанавливает при своем завершении точку рабочего порогового изменени  потенциала на синхронизирующем входе триггера 10, перевод  в исходное единичное состо ние триггер 12 и в нулевое состо ние триггер 10. Во второй части следующего такта в точке нарастани  уровн  сигнала Ф вследствие выставлени  на К-входе О с нулевого выхода триггера 10 происходит сброс тригге- ра 11.

Возврат триггера 10 в исходное состо ние предопредел ет формирование элементом ИЛИ-НЕ 40 уровн  1, что в отсутствие задани  другим, рав- ноправным приемником по услови м параллельной процедуры блокирующего сигнала способствует переводу суммарного потенциала на входе-выходе 54 в высокий дл  перехода задающего доступ извне цикла от тактов ожидани  к исполнительному такту передачи информации.

В результате последовательного переключени  триггеров 10 и -11 при one режающем установлении в первом из ни нулевого состо ни  срабатывает элемент И-НЕ 30 и отрицательный сигнал второго входа элемента И 25 передаетс  на синхронизирующий вход триг- гера 12 и далее благодар  разрешающему низкому состо нию второго входа элемента ИЛИ 38 на управл ющие входы регистров 14 и 15 дл  фиксации в них задержанных признака запроса прерывани  и вводимых извне слов (последним)о

Совместное присутствие уровней 1 на единичном выходе триггера 10 и на выходе элемента И 19 по окончании действи  возбужденного состо ни  в триггере 9 задает срабатывание элемента И-НЕ 31 и установление вследст

вие этого низкого потенциала на входе- системы уведомлени  взаимного досту

-

JQ 15 20 25

30

до 45

35

50

55

выходе 58. Действие сигнала Приоритетный обмен  вл етс  однотакт- ным и во всех устройствах, не отмеченных , единичным состо нием триггера 10 (в том числе в устройстве, осуществл ющем текущий контроль над общей шиной), сопровождаетс  передачей низкого уровн  с второго входа элемента ИЛИ 37 на второй вход элемента ИЛИ 34 и на третий вход элемента И 19о Таким образом, возможности представлени  активного сигнала Разрешение доступа к шине предвор ю- .. щим условием установлени  сброса триггера 10 ограничиваютс .

В части действи  отрицательного сигнала Приоритетный обмен с активным уровнем сигнала Ф, инициирующий уровень по разрешающему низкому состо нию первого входа также передаетс  элементом ИЛИ 34 на первый  ход элемента И 20 и через него па нулевой вход триггера 8.

Производимый по услови м извне сброс единичного состо ни  триггера 8 сопровождаетс  сохранением в точках анализа активного состо ни  на тактовом выхоДе 53 (кратковременное переключение уровн  тактового сигнала не имеет нежелательных последствий при корректном выборе точки тестировани , например при реализации такового не фронте нарастани  сигнала Ф) дл  удержани  цикла обращени  на тактах ожидани , н по завершении действи  , вызвавшего переключение отрицательного уровн  па иходе- выходе 58, повторным установлением высокого уровн  сигнала на выхо- де 55.

С необходимой задержкой на переключение формируетс  ответный сбросу триггера 8 положительный уровень сигнала на входе-выходе 57, собственно по вление и фронт спада потенциала которого  Ьл ютс  условием фиксации сигнала Разрешение доступа к шине в продолжении этого же такта в приоритетном устройстве, отмеченном единичным состо нием триггера 10, а соблюдение его указывает в установленном пор дке возврат к. исходному состо нию триггеров 11 и 10.

На фиг. 3-5 значением времени tc обозначена исходна  точка обращени  к внешнему устройству (цикла, используемого дл  передачи процессором

15163154816

па)} значением t, - точка анализа го- , кающих процессах в q-й (отражающей

квантование отрезками проведени  сеансов временной оси развити  об- шего процессора) точке определ ет- Л .-

общей шины уведомлени  о доступе значением t - точка записи сопровождающих уведомление информационных слов; tg - точка формировани  принимающим уведомление устройством сигнала Приоритетный обмен дл  отключени  задающего устройства от общей

товности внешних цепей устройства управлени  к приему передаваемых в данном цикле информационных слов, значением tj - точка захвата общей шины. - -/°J /Д /«У п значением tg - точка начала приема с с  ка Ј- n knl k « Вв

ро тность предоставлени  k-му локальному процессору контрол  над общей 10 шиной; Ц кц веро тность достижени  k-м локальным процессором в своем развитии точки инициализации межсегментного обмена дл  п данных.

Операционные возможности процессо- шины по условию первоочередности конт-|5 ров по обслуживанию запроса на прием рол  над ней; значением tg - то.чка от- информации от устройства св зываютс  ключени  в соответствии с установлением задающего сигнала на входе-вы ходе 58 общей стины от устройства.

Интервал времени t(- t7 по состо - 20 нию тактового выхода 53 устанавливает период ожидани  (незавершенный период ожидани  в случае перезахвата общей шины) Тож сопр женного процессора .

Значением tg обозначена точка завершени  устройством исполнительной фазы, т.е. сн ти  задающих сигналов на входа-выходах 59 и 60, цикла обращени  к внешнему устройству, t«,

с наличием тактов отработки прерывани .

При веро тности

t - соответственно точки завершени  исполнительной фазы цикла обращени  с записью характеристики в блок 13 пам ти характеристик и с чтением содержимого регистров 14 и 15, проводимых с инициированием первого , второго или третьего выходов (диаграммы 44, 44 25 44 ) дешифратора 4.

В ходе решени  задачи при динамическом распределении программных работ отдельный сопр женный с устройством управлени  взаимным доступом процессор назначает себе к исполнению i-сегмент и в нем в определенной точке инициирует информационный обмен , использу  процедуру взаимного доступа. На необходимость в проводимом дл  этого сеансе установлени  взаимодействи  (j-й локальный процессор - потенциальный приемник информации ) указывает переменна  О, - элемент таблицы межсегментной информации (булева  переменна ) равна  1,

q 1, Q-1

25 включени  известным устройством собственного приема в очередное взаимодействие , проводимое по общей тине на интервале отработки прерывани 

(где Q | - ; 1 - минимальное число тактов в сеансе обмена) внутренние возможности расшир ютс  функци ми согласованного переключени  устройства с обслуживани  локального процессора на доступ, инициируемый с об- 35 щей шины другим фунционально подобным устройством, при этом исключаютс  потери информации части межсегментных

30

40,

обменов, оцениваемые изначально ре- ; зультирующей дл  системы в целом веро тностью

Р 1 -ПО-G; (1 -ПС1- J,

45 ,

где j 1,k, n 1,N, q 1, Q-1, нар ду с тем, что реализаци  вводи- 50 мых функциональных возможностей централизованных защитным механизмом программных семафоров (в услови х, когда число вовлекаемых в процедуру взаимного доступа устройств-приемников

если j-й ветви обусловливаетс  прием 55  вл етс  плавающим и каждым сеансом р-х в списке формируемых i-й ветвью обмена устанавливаетс  динамически, программы данных; веро тность вклю- приоритеты их требовани  общей шины чени  приемником в процедуру взаим- в совокупности устройств неупор до- ного доступа при k совместно проте- чены и не могут по функциональному

квантование отрезками проведени  сеансов временной оси развити  об- шего процессора) точке определ ет- Л .-

- -/°J /Д /«У п с  ка Ј- n knl k « Вв

Операционные возможности процессо- ров по обслуживанию запроса на прием информации от устройства св зываютс 

с наличием тактов отработки прерывани .

При веро тности

q 1, Q-1

включени  известным устройством собственного приема в очередное взаимодействие , проводимое по общей тине на интервале отработки прерывани 

(где Q | - ; 1 - минимальное число тактов в сеансе обмена) внутренние возможности расшир ютс  функци ми согласованного переключени  устройства с обслуживани  локального процессора на доступ, инициируемый с об- щей шины другим фунционально подобным устройством, при этом исключаютс  потери информации части межсегментных

40,

обменов, оцениваемые изначально ре- ; зультирующей дл  системы в целом веро тностью

Р 1 -ПО-G; (1 -ПС1- J,

45 ,

где j 1,k, n 1,N, q 1, Q-1, нар ду с тем, что реализаци  вводи- мых функциональных возможностей централизованных защитным механизмом программных семафоров (в услови х, когда число вовлекаемых в процедуру взаимпризнаку быть переназначены) не вы- полнима.

Claims (1)

1. Формула изобретени 

   Устройство управлени  взаимным доступом процессора многопроцессор- ,ной системы, содержащее коммутатор адреса, коммутатор данных, коммутаторы управлени , первый коммутатор характеристик, первый триггер, блок пам ти характеристик, первый регистр , мультиплексор, элементы И, элементы ИЛИ, первый элемент ИЛИ-НЕ, первый элемент НЕ и дешифратор, стро бирующий вход которого соединен с входом Обмен устройства и первым входом первого элемента И, выход которого подключен к первому входу второго элемента И, первый инверсный управл ющий вход дешифратора соединен с вторым входом первого элемента И и с выходом первого элемента ИЛИ, второй инверсный управл ющий вход соединен с информационным входом первого коммутатора управлени  и входом Выбор ввода-вывода устройства , информационный вход старшего разр да дешифратора соединен с информационным входом второго коммутатора управлени , первым управл ющим входом коммутатора данных и входом

   Запись-чтение устройства, первый выход дешифратора соединен с первым входом третьего элемента И, выход которого подключен к входу обращени  блока пам ти характеристик, первый выход дешифратора соединен с входом чтени -записи блока пам ти характеристик и управл ющим входом мультиплексора, первые информационные входы которого подключены к соответствующим разр дам первого информационного входа-выхода коммутатора данныхj выхода первого коммутатора характеристик и первого входа-выхода данных устройства, выходы мультиплексора подключены к адресным входам блока пам ти характеристик, информационный вход которого соединен с выходом соответствующего разр да первого коммутатора характеристик , первым входом-выходом данных соответствующего разр да устройства и первым информационным входом-выходом соответствующего разр да коммутатора данных первые информационные входы-выходы соответствующих разр дов которого соединены с выходами соответствующих разр дов первого коммутатора характеристик с первыми входами-выходами данных соответствующих разр дов устройства, вторые информационные входы-выходы коммутатора данных соединены с информационными входами первого регистра и вторыми входами-выходами данных устройства , выход первого регистра соединен с информационным входом первого коммутатора характеристик, второй управл ющий вход коммутатора данных

   г соединен с управл ющими входами с первого по третий коммутаторов управлени  и коммутатора адреса, вторым входом второго элемента И, первым входом первого элемента

   0 ИЛИ-НЕ и нулевым выходом первого

   триггера, информационный вход третьего коммутатора управлени  подключен к входу Выбор пам ти устройства , а выход - к выходу Выбор

   5 пам ти устройства, информационные входы младших разр дов коммутатора адреса подключены к адресным входам младших разр дов устройства и информационным входам соответствующих

   Q разр дов дешифратора, а информационные входы старших разр дов коммутатора адреса подключены к адресным входам старших разр дов устройства и входам первого элемента ИЛИ, выход второго элемента И подключен к первому входу второго элемента ИЛИ и  вл етс  выходом Запрос шины устройства , второй вход и выход второго элемента ИЛИ соединены с выходом перО вого элемента ИЛИ-НЕ и тактовым выходом устройства соответственно, синхронизирующий вход первого триггера подключен к синхронизирующему входу устройства, J-вход подключен к вы5 ходу четвертого элемента И, первый вход которого соединен с входом Разрешение доступа к шине устройства, а второй вход соединен с выходом первого элемента НЕ и с входом-выходом

   0 Зан тость шины устройства, единичный выход первого триггера подключен к входу первого элемента НЕ, второй выход дешифратора соединен с управл ющим входом первого коммутатора ха5- - рактеристик отличающеес  тем, что, с целью расширени  функциональных возможностей при асинхронном характере установлени  взаимодействий в многопроцессорной системе, оно со- ,

   5

   держит второй регистр, второй коммутатор характеристик, триггеры, элементы И, элементы И-НЕ, элементы ИЛИ элемент ИЛИ-НЕ, элементы НЕ и формирователь импульсов, вход которого подключен к входу второго элемента НЕ и входу-выходу Зан тость шины устройства , а выход - к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом первого коммутатора управлени , информационный вход-выход которого соединен с входом-выходом Выбор ввода-вывода устройства, третий вход третьего эле- мента ИЛИ соединен с выходом второго коммутатора управлени , информационный вход-выход которого  вл етс  входом-выходом Режим обмена устройства , выход третьего элемента ИЛИ . соединен с единичным входом второго триггера К-вход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом п того элемента И, вход вто- рого триггера соединен с первым выходом дешифратора и первым входом шестого элемента И, выход которого соединен с первым входом второго элемента И-НЕ, выход которого подключен к первым входм седьмого элемента И и четвертого элемента ИЛИ, выход которого подключен к единичному входу третьего триггера, выход шестого элемента И соединен с первым входом восьмого элемента И, выход которого соединен с J-входом четвертого триггера , единичный выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с вто- рым входом седьмого элемента И, нулевой выход четвертого триггера соединен с вторым входом четвертого элемента ИЛИ, синхронизирующий вход второго триггера  вл етс  одноименным входом устройства и соединен с вторым входом второго элемента И-НЕ и через третий элемент НЕ с синхронизирующим входом четвертого триггера и первым входом п того элемента ИЛИ, единич- ный выход второго триггера соединен с вторыми входами п того и шестого элементов И, третий вход шестого элемента И соединен с выходом блока пам ти характеристик, выход п того элемента И соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом-выходом Го- говность устройства и с вторым вхо

   0 5 0 0 5 0 5

   5

   дом первого элемента ИЛИ-НЕ, а второй вход второго элемента ИЛИ-НЕ соединен с первыми входами четвертого эле- . мента И-НЕ и шестого элемента ИЛИ и единичным выходом третьего триггера, нулевой выход которого соединен с вторым входом третьего элемента И-НЕ и К-входом четвертого триггера, информационные входы третьего и п того триггеров соединены с входом логического нул  устройства, синхронизирующий вход п того триггера соединен с выходом седьмого элемента И и первым входом седьмого элемента ИЛИ, единичный вход п того триггера соединен с вторым выходом дешифратора и первым входом дев того элемента И, выход второго элемента НЕ соединен с нулевым входом четвертого триггера и вторым входом дев того элемента И, выход которого соединен с синхронизирующим входом третьего триггера, третий выход дешифратора подключен к управл ющему входу второго коммутатора характеристик , выходы которого соединены с первыми входами-выходами данных устройства, а информационные входы соединены с выходами второго регистра , нулевой выход п того триггера  вл етс  выходом Прерывание устройства и соединен с вторыми входами восьмого элемента И и седьмого

   элемента ИЛИ, выход которого соединен с управл ющими входами первого и второго регистров, информационные входы второго регистра соединены с выходами коммутатора адреса, выходы соответствующих разр дов которого соединены с вторыми информационными входами мультиплексора, вход-выход коммутатора адреса  вл етс  адресным входом-выходом устройства, единичный,

   iвыход п того триггера соединен с вторым входом первого элемента И-НЕ, нулевой выход второго триггера соединен с вторыми входами третьего элемента И и четвертого элемента И-НЕ, третий вход которого соединен с выходом первого элемента И, а выход соединен с вторым входом шестого элемента ИЛИ и входом-выходом Приоритетный обмен устройства, выход шестого элемента ИЛИ соединен с третьим входом второго элемента И и вторым входом п того элемента ИЛИ, выход которого подключен .к первому . входу, дес того элемента И, второй

   21

   вх Д которого соединен с входом Об- нен с нулевым входом первого тригмен устройства, а выход соеди-гера.

   1631548

   22

   47 45 4S Ш8

   50

   53

   Фиг, 2

   -fife

   М

   .

   37

   Ј

   1 г

   s

   т

   .01

   /г

   ВЈ

   ы

   % , в

   91

   II

   91 Я Я &

   Я.8 U ./ Ш J

   s.r

   OS fW №

   jtt ff

   IS

   t e t

   (ФШ

   ewiegi

   Фаг, 5