SU1151974A1 - Система доступа к пам ти - Google Patents

Abstract

1. СИСТЕМА ДОСТУПА К ПАМЯТИ, содержаща  К мультиплексоров адреса , М мультиплексоров данных, К регистров адреса, К блоков пам ти, причем группа адресных входов каждого мультиплексора данных и группа информационных входов каждого мультиплексора адреса подключена к соответствующей группе запросных входов системы, группа выходов каждого мультиплексора адреса подключена к группе информационных входов соответствующего регистра адреса, группа выходов которого соединена с группой адресных входов соответствующего блока пам ти, группа выходов которого соединена с соответствующей группой информационных входов КЕ1ЖДОГО мультиплексора данных, отличающа с  тем, что, с целью повышени  производительности , в нее введены К блоков индивидуального управлени , М буферных регистров данных, К блоков обработки запросов, 1( мультиплексоров записываемых данных, причем установочный вход каждого i -го буферного регистра данных ( 1 ) подключен к выходу записи каждого -го блока индивидуального управлени , исполнительный выход каждого блока индивидуального управлени  подключен к входу синхронизации соответствующего регистра адреса, входу записи соответствующего блока пам ти и управл ющему входу соответствующего блока обработки запросов , группа информационных входов каждого блока пам ти подключена к группе выходов соответствующего мультиплексо ра записываемых данных, кажда  ( -  группа информационных входов которого объединена с группой информационных входов системы и подключена к группе информационных (Л выходов соответствующего буферного с: регистра данных, выход пол  зан тости каждого буферного регистра данных подключен к -м входам зан тости соответствующих блоков индивидуального управлени , группы входов приема запросов которых подСП ключены к группам информационных выходов , соответствующих блоков обрасо ботки запросов, вход сброса зан тости каждого буферного регистра данных подключен к соответствующему входу сброса системы, группа информационных входов каждого буферного регистра данных подключена к группе информационных выходов соответствующего мультиплексора данных, группа выходов J -го блока пам ти подключена к j -и группе информационных входов ( 3 ) соответствующего мультиплексора данных, i -  группа запросных входов каждого блока обработки запросов подключена к

Description

группе адресных входов соответствующего мультиплексора данных, группа выходов приоритетности запросов блок обработки запросов подключена к соответствующим группам управл ющих входов мультиплексора, адреса, мультиплексора записываемых данных и группе входов очередности выполнени  запросов блока индивидуального управлени , выход граничного адреса каждого блока пам ти подключен к входу адреса соответствующедо блока обработки запросов, причем блок индивидуального управлени  содержит ждущий генератор импульсов, элемент ИЛИ, счетчик, дешифратор, триггер, коммутатор, группу из М элементов И, причем вход запуска ждущего генератора подключен к выходу элемента ИЛИ, входы которого подключены к вхо дам приема запросов блока, выход генератора импульсов подключен к счетному входу счетчика, выход которого подключен к входу дешифратора , выход которого подключен к испол нительному выходу блока, первым входам элементов И группы, входу сброса счетчика, входу установки триггера, выход которого подключен к объединен ным вторым входам элементов И группы входу запрета запуска ждущего генератора импульсов, входу разрешени  сброса счетчика, выходы элементов И группы подключены к выходам записи блока, третьи входы элементов И группы подключены к входам очередности выполнени  запросов блока, перва  группа информационных входов коммутатора подключена к входам очередности выполнени  запросов блока, втора  группа информационных входов . коммутатора подключена к входам зан тости блока, выход коммутатора подключен к управл ющему входу триггера . 2. Система по п. 1, отличающа с  тем, что блок обработки запросов содержит регистр, узел приоритета и М схем сравнени , причем первые входы схем сравнени  подключены к входам запросов блока, вторые входы схем сравнени  подключены к входам адреса блока, выходы схем сравнени  подключены к информационным входам регистра, а также к группе информационных выходов блока , управл ющий вход регистра подключен к управл ющему входу блока, выходы регистра подключены к входам узла приоритета, выходы которого  вл ютс  выходами приоритетности блока.

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  мультипроцессо ных систем и высокопроизводительных вычислительных средств. Известны системы, допускающие одновременный доступ к пам ти двух и более процессоров, содержащие сег ментированную пам ть и процессоры, один из которых имеет доступ к всем сегментам, а остальные - к отдельным сегментам пам ти lj . Недостатками такой системы  вл ютс  ограничени  на доступные объемы пам ти дл  всех, кроме одного, проце соров и центрапизаци  управлени  доступом в одном процессоре, что приводит к сложной технической реали зации при использовании в системе более двух процессоров и снижению жизнеспособности системы. Наиболее близкой по технической сущности к изобретению  вл етс  мультипроцессорна  система доступа к пам ти, содержаща  процессоры, мультиплексоры данных, устройства запоминани  адреса, мультиплексоры адреса и сегменты пам ти 2j. Недостатками этой системы доступа к пам ти  вл ютс  доступность всего объема пам ти только дл  одного из процессоров, низкое быстро действие по обработке запросов, вследствие их синхронной обработки, отсутствие приоритета по времени поступлени  запросов, отсутствие буферизации поступакицей и считываемой информации, что приводит к непроизвольному увеличению времени зан тости отдельных сегментов пам ти . Кроме того, при повторном обраще нии к пам ти не исключена возможнос зан ти  сегмента пам ти, к которому возникает также обращение от другого процессора, несмотр  на то, что реализаци  занимающего сегмент обращени  невозможна до окончани  занимающим процессором обработки информации от прецыкущёго обращени  Все перечисленные недостатки при вод т к сокращению производительности мультипроцессорной системы доступа к пам ти. Цель изобретени  - повышение про изводительности системы доступа к пам ти. Поставленна  цель достигаетс  тем, что в систему доступа к пам ти содержащую К мультиплексоров адреса М мультиплексоров данных, К регистров адреса, К блоков пам ти, причем группа адресньк входов каждого мультиплексора данных и группа информационных входов каждого мультиплексора адреса подключена к соответствующей группе запросных входов системы группа вькодов каждого мультиплексора адреса подключена к группе информационных входов соответствующего регистра адреса, группа вькодов которого соединена с группой адресных входов соответствующего блока пам ти , группа выходов которого соединена с соответствующей группой информационных входов каждого мультиплексора данных, введены К блоков индивидуального управлени , М буферных регистров данных, К блоков обработки запросов, )С мультиплексоров записываемых данных, причем установочный вход каждого i -го буферного регистра данных (i, 1-W) под ключен к выходу записи каждого Ь-го блока индивидуального управлени , исполнительный выход каждого блока индивидуального управлени  подключен к входу синхронизации соответствующего регистра адреса, ВХОДУ записи соответствующего блока пам ти и управл ющему входу соответствующего блока обработки запросов , группа информационных входов каждого блока пам ти подключена к группе выходов соответствующего мультиплексора записьшаемых данных. кажда  i -  группа информационных входов которого объединена с группой информационных входов системы и подключена к группе информационных выходов соответствующего буферного регистра данных, выход пол  зан тости каждого буферного регистра данных подключен к i -м входам зан тости соответствующих блоков индивидуального управлени , группы входов приема запросов которых подключены к группам информационных вьгходов соответствующих блоков обработки запросов, вход сброса зан тости каждого буферного регистра данных подключен к соответствующему входу сброса системы, группа информационных входов каждого буферного регистра данных подключена к группе информационных выходов соответствующего мультиплексора данных, группа выходов j -го блока: пам ти подключена к J-и группе информационных входов ( i 1 -К) соответствующего мульти-t 1 плексора данных, i -  группа запросных входов каждого блока обработки запросов подключена к группе адресных входов соответствующего мультиплексора данных, группа выходов приоритетности запросов блока обработки запросов подключена к соответствующим группам управл ющих входов мультиплексора адреса, мультиплексора записьшаемых данных и группе входов очередности вьтолнени  запросов блока индивидуального управлени , выход граничного адреса каждого блока пам ти подключен к входу адреса соответствующего блока обработки запросов, а блок индивидуального управлени  содержит ждущий генератор импульсов, элемент ИЛИ, счетчик, дещифратор, триггер, коммутатор , группу из М элементов И, причем вход запуска ждущего генера- тора подключен к выходу элемента ИЛИ, входы которого подключены к входам приема запросов блока, выход лсдущего генератора импульсов подключен к счетному входу счетчика, выход которого подключен к входу дещифратора, выход которого подключен к исполнительному выходу блока, первым входам элементов И группы, входу сброса счетчика, входу установки триггера, выход которого подключен к объединенным вторым входам элементов И группы, входу запрета запуска ждущего генератора импульсов, входу разрешени  сброса счетчика, выходы элементов И группы подключены к выкодам записи блока, третьи входы элементов И группы подключены к вхо дам очередности вдаолнени  запросов блока, перва  группа информационных входов коммутатора подключена к вхо дам очередности выполнени  запросов блока, втора  группа ИНформацио ных входов коммутатора подключена к входам за н тости блока, выход комму татора подключен к управл ющему вхо ду триггера. Кроме того, блок обработки запросов содержит регистр узел приоритета и N1 схем сравнени ;, причем первые входы схем срапнени  подкнючены к входам запросов блока, вторые входы схем срайнени  подключены к входам адреса блока, выходы схем сравнени  подключены к информационн входам регистра, а также к группе информационных выходов блока, управл юй (ий вход регис-гра подключен к управл ( входу блока, выходы регистра подключены к входам узла приоритета, выходы которого  вл ютс выходами приоритетности блока. На: фиг. 1 изображена структурна  схема системы доступа к пам ти; на фиг. 2 - структурна  схема буферног регистра данныхj на фиг. 3 - структурна  схема блока обработки запросов; на фиг. 4 - структурна  схема блока индивидуального управлени  , на фиг. 5 - пример конкретной реали зации узла приоритета. Система доступа к пам ти содержи 1 М процессоров t, К блоков 2 пам ти М мультиплексоров 3 данных, Л буфе ных регистров 4 данных, К мультипле соров 5 адреса, К регистров 6 адреса , К блоков 7 обработки запросов, К блоков 8 индивидуального управлени  и К. мультиплексоров 9 записываемых данных. Буферный регистр данньлх содержит регистр 10 и триггер 11. Блок обработки запросов содержит регистр 12, узел 13 приоритета иМ схем 14 сравнени . Блок индивидуального управлени  содержит ждущий генератор 15 импульсов , элемент ИЛИ 16, счетчик 17 дешифратор 18, триггер 19, коммутатор 20, группу элементов И 21. 74 Кроме того, схема доступа к пам ти содержит шину 22 считьтани  информации , шину 23 запросов процессоров, шину 24 данных мультиплексоров данных, шину 25 данных буферного регистра данных, шину 26 адреса мультиплексора адреса, шину 27 адреса регистра адреса, шину 28 управлени , шину 29 данных мультиплексор а записываемых данных, установочную ШИНУ 30, шину 31 состо ни  триггеров, шину 32 сброса, шину 33 адреса мультиплексоров данных, шину 34 граничных адресов блоков пам ти и шину 35 сравнени . Устройство работает следующим образом. Система доступа к пам ти (фиг. 1) объедин ет М процессоров 1, которые могут обращатьс  к общей дл  них пам ти за информацией. Если обща  пам ть выполнена в виде запоминающ его устройства требуемого объема, имекицего один вход и один выход, то неизбежно возникают конфликты по обращению к пам ти от различных процессоров 1. Процессор 1, обращение от которого к пам ти b данный момент реализуетс , выполн ет производительную работу, а все остальные процессоры 1, ожидающие приема их запросов на обработку, простаивают . Обращение процессоров 1 к общей пам ти преследует в общем случае две цели: получение новой управл ющей информации, выборка из пам ти новой порции обрабатываемой информации или занесение в пам ть промежуточных и конечных результатов. Будем рассматривать процессоры 1как независи1 |е и вьтрлн ющие самосто тельные задачи. При этом веро тность того, что все процессоры 1 или некоторые из них выстав т запрос на обращение к одной и той же  чейке пам ти мала, или вообще равна нулю (из услови  независимости программ дл  различных процессоров 1). В предлагаемой системе обща  щам ть разбиваетс  на К блоков 2 пам ти. С увеличением числа блоков 2пам ти увеличиваетс  веро тность бесконфликтной работы систе, но увеличиваетс  и оборудование. Кроме того, информаци , предназначенна  дл  некоторого процесса 1, занимает какую-то локальную область пам ти и пересечение этих областей дл  различных процессоров незначительно (обычно это пересечение происходит на общесистемных организующих участках программы). Если объем блока 2 пам ти выбран меньшим или. равньм минимальному объему информации, требуемому дл  какого-либо процессора 1, а процессоры 1 характеризуютс  примерно оди наковым быстродействием, то больша  часть (или все) обращений от раэлич ньк процессоров 1 осуществл етс  к различньгм блокам 2 пам ти. Это объ сн етс  тем, что в блоках пере сечени , т.е. в блоках, содержащих .окончание задачи дл  одного процессора Г и начало дл  другого, обычно размещаютс , информаци ; дл  обработк промежуточные результаты одного про цессора 1 и управл юща  информаци  дл  другого. Кроме того, необходима учитывать конкретные особенности алгоритмов различных задач. Информаци  считываетс  из j -го блока 2 пам ти (шины 22) по запросу от i -го процессора Т (шины 23) через -и мультиплексор 3 данных (шины 24) и t -и буферный регистр 4 данных (шины 25) в « -и процессор В системе имеетс  W мультиплексоро 3 данных и буферных регистров 4 дан ных в соответствии с числом процессоров 1. Адрес считываемых или записываем данных через -и мультиплексор 5 а реса заноситс  по шине 26 на регист 6 адреса, выход 27 которого соедине с адресными входами блока 2 пам ти. Включение j-го блока 2 пам ти в работу осущест&л етё  после прием обращенного к нему запроса в j -и блок 7 обработки запросов и управл етс  сигналами, формируемыми j -м устройством 8 индивидуального управ лёни  (шины 28)., Информаци , записываема  из -г процессора 1 в i -и блок 2 пам ти, по шинам 23 заноситс  через i -и мультиплексор 3 данных (вюны 24) на -и буферный регистр 4 данных и с выходных пшн 25 буферного регистра 4 данных через j -и мультиплексор 9 записываемых данных по ши нам 29 поступает на информационный вход j -го блока 2 пам ти. На фиг. 2 приведена структурна  схема буферного регистра 4 д1анньгх. .который содержит регистр 10, разр дность которого С определ етс  требуемым форматом перемещаемой .между процессорами 1 и блоками 2 пам ти информацией, и триггер И. Последний устанавливаетс  в единичное состо ние по установочным входам импульсов, поступающим по шинам 30 из блоков 8 индивидуального управлени . Этим же импульсом производитс  прием инфо1змации с шин 24 на регистр 10. Выход триггера 11 (шина 3t) сигнализирует о наличии в регистре 10 запрашиваемой информации. Установка в единичное состо ние триггера 11 запрещает прием (с зан тием какого-либо блока 2 пам ти) запроса от процессора 1, которому соответствует установленный триггер 11. Это позвол ет обеспечить прием на обработку запроса от другого процессора 1 имеющего более низкий приоритет , в то врем , когда более приоритетный процессор 1 зан т на приеме ранее подготовленной информации и не готов к приему новой. Сброс триггера 11 осуществл етс  сигналом, поступающим по шйне 32 от соответствующего процессора 1, по окончании в нем операций по приему информа1щи с буферного регистра и данных, т.е. когда дальнейшее хранение информации в буферном регистре 4 данных не требуетс . Количество регистров 4 данных и мультиплексоров 3 данных в системе равно числу процессоров Т и между ними установлено взаимооднозначное соответствие. Мультиплексор 9 записываемых данных, число которых в системе равно числу блоков 2 пам ти, представл ет собой М - входовых мультиплексоров с общей адресной частью, на которую по шинам 33 подаетс  из соответствуют|вго блока 7 обработки запросов адресна  комбинаци  выбирающа  источник записываемых данных . I . . Мультиплексоры 3 данных представл ют собой совокупность из К входовых мультиплексоров с общими адресными входами. Мультиплексоры 5 адреса представл ют собой совокупность М -входовых мультиплексоров с общими адресными входами, число которых соответствует числу разр дов в адресной информации дл  блока 2 пам ти.

Регистр 10  вл етс  и разр дным регистром с Ц дизъюнктивно соединенными входами синхронизации, на которые по шинам 30 поступают исполнительные импульсы от того из К блоков 8 индивидуального управлени , который обрабатьтает запрос, соответствующий рассматриваемому регистру 4 данных. Эти же импульсы поступают одновременно на дизъюнктивно соединенные входы установки в единицу (5) триггера It,  вл ющегос  S -триггером, на вход R поступает импульс сброса от подключенного к шинам внешней св зи (которыми  вл ютс  шины 23j 25 и 32) процессора 1.

Блок 7 обработки запросов (фиг. 3 содержит регистр 12, на который по шинам 23 от процессоров 1 помещаютс  соответствутощие данному блоку 2 пйм ти запросы. Записью запросов в регистр 12 управл ет блок 8 индивидуального управлени  по шинам 28. Запросы провер ютс  на соответствие данному блоку 2 пам ти на схемах 14 сравнени  сравнением с граничными адресами, индивидуальными дл  каждого блока 2 пам ти (шины 34). Выходные шины 35 схем 14 сравнени  соединены с информационными входами регистра 12, а также с входами блока 8 индивидуального управлени  дл  запуска временной диаграммы обработки запросов.

Запросы, записанные в регистр 12, поступают на узел 13 приоритета, где определ етс  очередность выполнени  запросов , и по шине 33 наиболее приоритетный из имеющихс  запросов поступает на соответствующие входы мультиплексора 5 адреса, мультиплексора 9 записьгоаемых данных и блока 8 индивидуального управлени . По окончании обработки запроса производитс  новый прием в регистр 12.

Таким образом, при одновременном поступлении нескольких обращений к одному блоку 2 пам ти все запросы принимаютс  на р егистр 12, но через узел 13 приоритета проходит только один из них (наиболее приоритетный ) . После окончани  обработки процессору 1 по айне 25 сообщаетс  об этом и обработанный запрос снимаетс  с шины 23. Осуществл етс  повторный прием на регистр 12 ожидавших обработки и вновь поступивших к этому моменту запросов, после чего процесс повтор етс .

Все управление в системе доступа к пам ти осуществл етс  блоками 8 индивидуального управлени  (фиг. 4). Он содержит ждущий генератор 15 импульсов , который запускаетс  единичным уровнем с выхода элемента ИЛИ

16, собирающего запросы, поступающие по шинам 35 к соотв.етствующему блоку 2 пам ти.

С выхода ждущего генератора 15 импульсов импульсы поступают на счетчик 17 и с его выходов на дешифратор 18, на выходе 28 которого формируютс  исполнительные импульсы, управл ющие работой системы. Триггер 19 сигнализирует о зан тости да;нного блока 2 пам ти обработкой какого-либо запроса. Он устанавливаетс  в единичное состо ние определенным импульсом по шине 28, при условии, что триггер .11, соответствзпощий процессору 1, от

которого поступил запрос, находитс  в нулевом состо нии, что определ етс  схемой коммутатора 20. Число групп коммутации в этой схеме соответствует числу процессоров 1. Выход коммутатора (единичный уровень на нем) запрещает установку триггера 19. На нем коммутируютс  шины 31 (выходы триггеров 11) и соответствую щие им разр ды шины 33 (выход узла

13 приоритета). Этим осуществл етс  вьщеление прин тым на обработку запросом соответствующего ему триггера 1 1 и анализ его состо ни .

Единичный уровень на выходе триггера 19 разрешает запись по определенному импульсу, по шине 28 в соответствующий прин тому запросу регистр 4 данных. Импульс записи вырабатываетс  на одной из шин 30

группой элементов И 21. В группу вход т М трехвходовых элементов И, два входа которых соединены с шинами 28 и выходом триггера 19, а третьи входы соединены с соответствующими

разр дами шин 33.

Кроме того, единичное состо ние триггера 19 запрещает повторный запуск ждущего генератора и разрешает обнуление счетчика 17 импульсов , соответствующим окончанию обработки запроса.

Использование предлагаемой системы доступа к пам ти обеспечивает

доступ от любого процессора к любому участку пам ти, что позвол ет создавать высокопроизводительные алгоритмы, не ограниченные заранее установленным объемом блока пам ти с использованием обобщенных банков данных и наборов унифицированных процедур.

Увеличение числа процессоров не сокращает доступного отдельному процессору объема пам ти.

Таким образом, предлагаема  система доступа к пам ти позвол ет достичь большей производительности, имеет повышенную живучесть и надежность.

Фиг, 2

Фиг.З

tu

33

зоУ зг

Фт.

tu

.J

J3

3}

3J

Claims (2)

1. СИСТЕМА ДОСТУПА К ПАМЯТИ, содержащая К мультиплексоров адреса, М мультиплексоров данных, К регистров адреса, К блоков памяти, причем группа адресных входов каждого мультиплексора данных и группа информационных входов каждого мультиплексора адреса подключена к соответствующей группе запросных входов системы, группа выходов каждого мультиплексора адреса подключена к группе информационных входов соответствующего регистра адреса, группа выходов которого соединена с группой адресных входов соответствующего блока памяти, группа выходов которого соединена с соответствующей группой информационных входов каждого мультиплексора данных, отличающаяся тем, что, с целью повышения производительности, в нее введены К блоков индивидуального управления, М буферных регистров данных, К блоков обработки запросов, К мультиплексоров записываемых данных, причем установочный вход каждого < -го буферного регистра данных (< = 1 -й) подключен к выходу записи каждого <-го блока индивидуального управления, исполнительный выход каждого блока индивидуального управления подключен к входу синхронизации соответствующего регистра адреса, входу записи соответствующего блока памяти и управляющему входу соответствующего блока обработки запросов, группа информационных входов каждого блока памяти подключена к группе выходов соответствующего мультиплексора записываемых данных, каждая < -я группа информационных входов которого объединена с группой информационных входов системы и подключена к группе информационных выходов соответствующего буферного регистра данных, выход поля занятости каждого буферного регистра данных подключен к < -м входам занятости соответствующих блоков индивидуального управления, группы входов приема запросов которых подключены к группам информационных выходов, соответствующих блоков обработки запросов, вход сброса занятости каждого буферного регистра данных подключен к соответствующему входу сброса системы, группа информационных входов каждого буферного регистра данных подключена к группе информационных выходов соответствующего мультиплексора данных, группа выходов j -го блока памяти подключена к j -й группе информационных входов (j = 1-К) соответствующего мультиплексора данных, 1 -я группа запросных входов каждого блока обработки запросов подключена к

SU .,1151974 группе адресных входов соответствующего мультиплексора данных, группа выходов приоритетности запросов блока обработки запросов подключена к соответствующим группам управляющих входов мультиплексора адреса, мультиплексора записываемых данных и группе входов очередности выполнения запросов блока индивидуального управления, выход граничного адреса каждого блока памяти подключен к входу адреса соответствующего блока обработки запросов, причем блок индивидуального управления содержит ждущий генератор импульсов, элемент ИЛИ, счетчик, дешифратор, триггер, коммутатор, группу из М элементов И, причем вход запуска ждущего генератора подключен к выходу элемента ИЛИ, входы которого подключены к входам приема запросов блока, выход генератора импульсов подключен к счетному входу счетчика, выход которого подключен к входу дешифратора, выход которого подключен к исполнительному выходу блока, первым входам элементов И группы, входу сброса счетчика, входу установки триггера, выход которого подключен к объединенным вторым входам элементов И группы, входу запрета запуска ждущего гене ратора импульсов, входу разрешения сброса счетчика, выходы элементов И группы подключены к выходам записи блока, третьи входы элементов И группы подключены к входам очередности выполнения запросов блока, первая группа информационных входов коммутатора подключена к входам очередности выполнения запросов блока, вторая группа информационных входов . коммутатора подключена к входам занятости блока, выход коммутатора подключен к управляющему входу триггера .

2. Система по п. 1, отличающаяся тем, что блок обработки запросов содержит регистр, узел приоритета и М схем сравнения, причем первые входы схем сравнения подключены к входам запросов блока, вторые входы схем сравнения подключены к входам адреса блока, выходы схем сравнения подключены к информационным входам регистра, а также к группе информационных выходов блока, управляющий вход регистра подключен к управляющему входу блока, выходы регистра подключены к входам узла приоритета, выходы которого являются выходами приоритетности блока,