SU682900A1 - Устройство дл сопр жени каналов ввода-вывода с оперативной пам тью - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам сопр жени  процессора с оперативной пам тью , и может быть использовано в системах обработки данных.

Известно устройство дл  сопр жени  каналов ввода-вывода с оперативной пам тью 1, содержащее регистры, управл ющие триггеры, логические схемы, схемы приоритетов запросов, шифратор, схемы сравнени , схемы управлени , блок признаков неудовлетворенных запросов, схему приоритета выборки, схему зан тости, схему формировани  повторного запроса.

К недостаткам этого устройства относ тс  необходимость затрат значительного количества оборудовани  и ограниченные функциональные возможности.

Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  сопр жени  каналов ввода- вывода с оперативной пам тью 2, содержащее регистр признаков, вход которого служит первым входом устройства , первый регистр адреса, первые вход и выход которого  вл ютс  соответственно вторым входом и первым выходом устройства, первый коммутатор, выход которого подключен к первому входу блока буферной пам ти, регистр данных, первый

вход и выход которого соединены соответственно с выходом блока буферной пам ти и с вторым выходом устройства, триггер запроса , первый вход и выход которого  вл ютс  третьими соответственно входом и выходом устройства, причем вторые входы блока буферной пам ти и регистра данных соединены с четвертым входом устройства. Недостаток устройства состоит в том, что данные, поступивщие со стороны каналов ввода-вывода, записываютс  в блок буферной пам ти. Дл  каждого канала ввода-вывода в блоке буферной иам ти содержатс  две  чейки дл  накоплени  данных , которые представл ют буферную группу . Одновременно с записью данных в блок буферной пам ти устанавливаетс  тригге:) запроса к оперативной пам ти. При четырехкратном расслоении оперативной пам ти дл  каждой  чейки блока буферной пам ти используютс  четыре триггера запроса , так как данные  чейки могут быть записаны в один из четырех логических блоков оиеративной иам ти. Каждый из этих триггеров жестко прив заь к соответствующему логическому блоку оперативной пам ти . Дл  каждого канала ввода-вывода предусмотрено восемь таких триггеров, по четыре дл  каждой  чейки буферной группы . Эти запросы обрабатываютс  схемой

приоритета пам ти, котора  управл ет считыванием данных из блока буферной пам ти . Выбранный схемой приоритета запрос канала ввода-вывода занимает цикл соответствующего логического блока оперативной пам ти.

Следовательно, схема считывани  данных в оперативную пам ть использует большой объем оборудовани , что ограничивает число  чеек в буферной группе каждого канала .

Другим недостатком известного устройства  вл етс  то, что одновременно с запИСью данных в блок буферной пам ти устанавливаетс  запрос к оперативной пам ти .

В случае, если оперативна  пам ть сзо бодна, сразу же осуществл етс  считывание этих данных в оперативную пам ть, не дожида сь накоплени  данных со стороны других каналов ввода-.вывода. В этом случае в режиме четырехкратного расслоени  за один цикл оперативной пам ти вместо передачи четырех слоев данных передаетс  только одно.

Таким образом, за один цикл пам ти передаетс  лишь одно слово данных, а это приводит к уменьшению пропускной способности устройства и эффективности использовани  оперативной пам ти.

Недостатком известного устройства  вл етс  и то, что логические блоки оперативной пам ти залускаютс  разными каналами ввода-вывода. При этом необходим блок идентификации каналов дл  того, чтобы распознавать, каким каналом ввода-вывода был запущен тот или иной логический блок оперативной пам ти. Этот идентифицирующий признак запоминаетс  в дополнительной буферной пам ти, откуда выбираетс  во врем  передачи данных из выходного буфера данных.

Все это усложн ет работу устройства и увеличивает оборудование.

Цель изобретени  - повыщение быстродействи  и сокращение оборудовани .

Поставленна  цель достигаетс  тем, что устройство содержит второй и третий коммутаторы , счетчик адреса, первый и второй дешифраторы, второй регистр адреса, регистр зан тости буферной пам ти, триггер учета запроса, триггер ложного запроса, два элемента И-НЕ и элемент И. При этом вход триггера учета запроса и вторые входы триггера запроса и первого регистра адреса соединены с п тым входом устройства , первый выход регистра признака - с первыми входами первого и. второго коммутаторов и первого дешифратора, второй и третий вых-оды регистра признака через первый элемент И-НЕ - с первым входом элемента И, выход которого подключен к второму входу первого дешифратора. Выход триггера учета запроса соединен с вторым входом элемента И и с первым входом

второго элемента И -НЕ, второй выход первого регистра адреса через счетчик адреса и второй регистр адреса - с третьим входом первого регнстра адреса и с входом

5 второго дешифратора, выход которого и выход второго коммутатора через третий коммутатор подключены к входу триггера ложного запроса. Второй вход и выход второго элемента соединены соответственно

0 с первым выходом триггера ложного запроса и с третьим входом регистра данных, второй вход первого коммутатора и третий вход первого дешифратора - с вторым выходом первого регистра адреса. Выход первого дешифратора через регистр зан тости буферной пам ти подключен к второму входу второго коммутатора, а второй выход триггера ложного запроса  вл етс  четвертым выходом устройства.

Структурна  схема устройства представлена на чертеже.

стройство дл  сопр лсени  каналов ввода- .вывода с оперативной пам тью содержит регистр ./ признаков, первый коммутатор 2, блок 3 буферной пам ти, регистр 4 данных, триггер 5 запроса, триггер 6 учета запроса, элемент И 7, первый элемент И-НЕ 8, первый регистр 9 адреса, счетчик 10 адреса, второй регистр П адреса, первый

0 дешифратор 12, регистр 13 зан тости буферной пам ти, второй коммутатор 14, третий коммутатор 15, триггер 16 ложного запроса, второй дешифратор 17, второй элемент И-НЕ 18, первый 19, второй 20, третий 21,

5 четвертый 22 входы, первый 23, второй 24, третий 25, четвертый 26 выходы, п тый вход 27.

В режиме передачи данных со стороны канала ввода- вывода данные от каналов

0 ввода- вььвода накапливаютс  в блоке 3 буферной пам ти. Адрес  чейки, в которую записываетс  очередное слово данных, определ етс  кодом канала,который определ ет буферную групп}, а младшие разр ды 5 адреса, поступившие от канала, - номер  чейки в буферной группе. Параллельно с записью данных в  чейку буферной группы в единичное состо ние устанавливаетс  триггер зап тости, соответствующий этой

50  чейке. Триггеры зан тости имеютс  дл  всех  чеек блока 3 буферной пам ти, вынесены в отдельный регистр 13 зан тости буферной пам ти и подтверждают наличие данных в соответствующих  чейках. При обмене с каналом ввода- вывода от него последовательно поступают данные и накапливаютс  в блоке 3 буферной пам ти до тех пор, пока в устройство не поступит слово данных с адресом, младшие разр ды которого определ ют адрес четвертой  чейки в буферной группе. При этом на входе 21 формируетс  управл ющий сигнал запроса к оперативной пам ти.

На триггере 5 устанавливаетс  запрос

65 оперативной пам ти, на регистре 9 - адрес

 чейки оперативной пам ти, а на регистре / - управл ющие признаки. Затем данные от канала с входа 22 принимаютс  на регистр 4 данных. Св зь с оперативной пам тью осуществл етс  через устройство управлени  пам тью (на чертеже не показано ). Запрос, адрес и данные передаютс  в устройство управлени  пам тью, в котором по запросу со стороны канала анализируетс  состо ние оперативной пам ти. Устройство сопр жени  переходит в режим ожидани  ответа из устройства управлени  пам тью о готовности его к приему данных. После ириема адреса на регистр 9 младщие разр ды этого адреса увеличиваютс  на счетчике 10 адреса и принимаютс  регистром // адреса.

Таким образом, заранее подготавливаетс  адрес дл  пуска следующего блока оперативной пам ти. Бели блоки оперативной пам ти свободны, то из устройства управлени  пам тью поступает по входу 27 сигнал учета запроса. Этот сигнал выдаетс  в ответ на каждый запрос и поступает на триггер 5 запроса, триггер 6 учета запроса и регистр 9 адреса. На триггере 5 запроса сигнал учета запроса формирует запрос длительностью три та|кта, необходимой дл  передачи накопленных трех слов из блока 3 буферной пам ти в устройство управлени  пам тью. Сигнал учета запроса подаетс  от устройства управлени  пам тью длительностью три мащинных такта. На регистре 9 адреса сигнал учета запроса управл ет приемом обновленных младщих разр дов адреса с регистра адреса. На прот жении трех тактов адрес последовательно измен етс  с кода 11 до кода 10. После кода 11 следует код 00. Старщие разр ды адреса на реги.стре 9 при этом измен ютс .

Лри использовании четырехкратного расслоени  младшие разр ды адреса определ ют номер логического блока оперативной пам ти, поэтому на прот жении трех мащинных тактов запускаютс  три блока оперативной пам ти, начина  с номера 00 до 10. Блок с номера 11 запускаетс  при первом обращении. С выхода 23 в устройство управлени  пам тью передаютс  все разр ды адреса, включа  и младщие. Одновременно с этим младшие разр ды поступают на коммутатор 2 дл  адресации соответствующей  чейки блока 3 буферной пам ти . Но.мер буферной группы определ етс  кодом номера канала, с регистра /. Из выбранной  чейки блока 3 буферной пам ти данные принимаютс  регистром 4 данных и с выхода 24 передаютс  в устройство управлени  пам тью. Прием данных на регистр 4 осуществл етс  под управлением триггера 6 учета запроса, сигнал с которого через элемент 18 поступает на вход регистра 4 данных.

На прот жении трех тактов данные последовательно передаютс  в устройство управлени  пам тью. Одновременно со считыванием очередного слова данных сбрасываетс  соответствующий триггер зан тости на регистре 13 зан тости буферной пам ти.

Триггер зан тости адресуетс  аналогично  чейке блока 3 буферной пам ти на дешифраторе 12 и сбрасываетс  по сигналу триггера 6 учета запроса, который поступает через элемент И 7. В случае если осуществл етс  передача управл ющего слова, признаки которого хран тс  в регистре /, элемент 8 блокирует действие сигнала триггера 6 учета запроса. После того как будут прочитаны данные на блоке 3 буферной пам ти н сброщены соответствующие триггеры зан тости, устройство готово к передаче данных пз буферной группы другого канала.

Каналы ввода-вывода могут начинать

обмен массивом данных с адреса, код которого в младщих разр дах не равен 00. В этом случае не во всех  чейках блока 3 буферной пам ти накоплены данные. Несмотр  на это запросы на выходе 25 формируютс  длительностью три такта дл  считывани  данных из буферной пам ти.

Дл  того чтобы сохранить  чейки оперативной пам ти от записи неопределенных данных, в устройстве сопр жени  содержитс  схема формировани  ложного запроса , содержаща  коммутатор 14, коммутатор 15, триггер 16 ложного запроса и дещйфратор 17. Коммутатором 14 выбираютс  триггеры зан тости канала, код которого установлен на регистре 1. Обновленные разр ды адреса, по которому осуществл етс  считывание очередного слова данных из блока 5 буферной пам ти, поступает на дешифратор 17. На дешифраторе 17 возбуждаетс  один из четырех выходов, соответствующий коду на регистре 11.

На коммутаторе 15 возбужденный выход дешифратора просматривает состо ние соответствующего триггера зан тости. Если

триггер зан тости находитс  в состо нии нул , на выходе коммутатора 15 формируетс  признак ложного запроса. Одновременно с обновлением адреса на регистре 9 триггер 16 ложного запроса устанавливаетс  в

единичное состо ние. Этот признак передаетс  в устройство управлени  пам тью по выходу 26. По этому сигналу блокируетс  запись в соответствующий блок оперативной пам ти. Инверсный выход триггера 16

ложного запроса поступает на вход элемента И-НЕ 18 дл  блокировки приема неопределенных далных в регистр 4 данных. В противном случае на регистре 4 данных может фиксироватьс  сбой, при котором обмен с пам тью прекращаетс . При каждом изменекии адреса на регистре 11 адреса на коммутаторе 15 просматриваетс  состо ние соответствующего триггера зан тости, в результате чего устанавливаетс  или не устанавливаетс  триггер 16 ложного запроса.

В режиме чтени  данных из оперативной пам ти в устройство управлени  пам тью передаетс  только адрес с регистра 9 адреса и запрос. Длительность запроса определ етс  моментом поступлени  сигнала учета запроса, по которому сбрасываетс  запрос на триггере 5 запроса. На этом обмен с пам тью прекращаетс . Устройство готово к обмену данными дл  другого канала ввода-вывода.

Таким образом, в устройстве сопр жени  кажда   чейка буферной группы жестко соответствует определенному логическому блоку оперативной пам ти, так как при четырехкратном рассто нии оперативной пам ти младшие разр ды адреса определ ют номер блока оперативной пам ти и номер  чейки в буферной группе. Это позвол ет организовать считывание накопленных данных только из одной буферной группы, соответствующей каналу, КОД которого хранитс  в регистре 1, что не требует использовани  дополнительной буферной пам ти дл  идентификации номера канала. Считывание осуществл етс  по одному триггеру учета запроса, определ ющего незан тость блоков оперативной пам ти. Использование лищь одного триггера 5 запроса позвол ет значительно сократить оборудование дл  считывани  данных из блока буферной пам ти по сравнению с известным устройством .

В режиме записи в оперативную пам ть на триггере 5 устанавливаетс  запрос, необходимый дл  считывани  накопленных .данных из буферной группы канала ввода-вывода . За один цикл оперативной пам ти всегда передаетс  четыре слова данных независимо от других каналов, что приводит к увеличению быстродействи  устройства при передаче данных в оперативную пам ть примерно на 25%. Исключение представл ет передача управл ющего слова , запись которого в оперативную пам ть осуществл етс  лищь раз на весь массив данных.

Claims (2)

1.Авторское свидетельство СССР № 294141, кл. G 06 F 9/18, G 06 F 13/00,

1971.

2.Натент США, № 3699530, ,кл. 340-1725, 1973 (прототип).