SU1008743A1 - Устройство дл обслуживани запросов в пор дке поступлени - Google Patents
Устройство дл обслуживани запросов в пор дке поступлени Download PDFInfo
- Publication number
- SU1008743A1 SU1008743A1 SU813341743A SU3341743A SU1008743A1 SU 1008743 A1 SU1008743 A1 SU 1008743A1 SU 813341743 A SU813341743 A SU 813341743A SU 3341743 A SU3341743 A SU 3341743A SU 1008743 A1 SU1008743 A1 SU 1008743A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- elements
- block
- address
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ОБСЛУЖИВАНИЯ ЗАПРОСОВ В ПОРЯДКЕ ПОСТУПЛЕНИЯ, содержащее счетчик адресов на запис выход которого соединен с первым входом первого блока элементов И, отличающеес тем, что, с целью сокращени объема оборудова- ни и расширени области применени а устройство введены три схемы сравнени , три блока элементов И, два блока элементов задержки, шесть элементов И, три элемента ИЛИ, элемент НЕ, блок элементов ИЛИ, триггер, регистры начального и конечного адреса, счетчик адресов на считывание, первый вход которого соединен с первым входом счетчика адресов на запись, с входами регистров начального и конечного адресов и с первым входом установочной шины устройства, второй вход счетчика адресов на считывание соединен с выходом второго блока элементов И, а выход счетчика адресов на считывание соединен с первыми входами первой и второй схем сравнени и с первым входом третьего блока элементов И, второй вход которого соединен с входом первого блока элементов задержки и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого эле мента И, а второй вход соединен с выходом второго элемента И, первый вход которого соединен с первым щходом третьего элемента И и с выходом элемента НЕ, вход которого соединен .с первыми входами первого, четвертого , п того и шестого элементов И и с выходом второй схемы сравнени , второй вход которой соединен с выходом счетчика адресов на запись и с первым входом третьей схемы срав- . нени , второй вход которойсоединен с выходом регистра конечного адреса § и с вторым входом первой схемы сравнени , выход которой соединен с первым входом второго б/юка Э1«ментов И, второй вход которого соединен с i выходом регистра начального адреса и с первым входом четвертого блока элементов И, второй вход которого соединен с выходом третьей схемы сравнени , а выход соединен с вторым входом счетчика адресов на . запись, третий вход которого соеди 00 | нен с первым выходом второго блока элементов задержки, второй выход которого соединен с третьим входом со четвертого блока элементов И, а третий выход второго блока элементов задержки соединен с вторым входом шестого элемента И, выход которого соединен с первым входом триггера, первый выход которого соедийен с вторым входом первого элемента И, а второй выход соединен с вторым входом п того элементна И, третий вход которого соединен с вторым входом .третьего элемента И и с первым вхо
Description
дом шины обращени устройства, 8топ рой вход которой соединен с вторым входом второго и с третьим входом первого элементов И, при этом первый выход первого блока элементовзадержки соеди 4ен с первым входом счетчика адресов на считывание, второй выход соединен с третьим входом второго блока элементов И, а . третий выход первого блока элементов задержки соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом установочной шины устройства, а выход соединен с вторым входом триггера, при этом выход п того элемента И соединен с первым входом третьего ;элемента ИЛИ, второй вход которого соединен с выходом.третьего элемента И( а выход соединен с входом второго блока элементов задержки и с вторым входом первого блока элементов И, при этом выходы первого и третьего блоков элементов И соединены с пер-: вым и вторым входами блока элементов ИЛИ соответственно, выход которого соединен с адресной шиной устройства .
Изобретение относитс к вычислительной технике, а именно к устройг ствам накоплени и управлени последовательностью обслуживани зйпро.сов в пор дке их поступлени в устройство обработки. Известны системы, в которых пор док постановки запросов в очередь и разгрузки очередей определ етс центральной процедурой, выполн е .мой с помощью вычислительных средств системы, что снижает их производительность . Решение всех задач, св занных с определением очередности обслуживани запросов на обмен, возг ложено на центральную программу, выполн емую с помощью вычислительных средств системы l Наиболее близким по технической сущности и достигаемому результату к предлагаемому вл етс устройство, обеспечивающее узкоспециализированными аппаратными средствами постановку запросов в очередь и их выполнение в пор дке поступлени , позвол ющее .сн ть с вычислительных средств системы задачу формировани и разгрузки очередей, тем самым повысить их производительность. Устройство содержит последовательно соединенные регистры запоминани накопител и группы элементов совпадени , объединени триггеров, управл ющих упор доченной записью и сдвигом информации в накопителе . Считывание запроса производитс с крайнего регистра, в который последовательно после его освобождени сдвигаетс информаци с предшествущих регистров, накопител . Запись очередного запроса производитс в свободный регистр, граничащий с зан тыми. Адресаци записи осуществл етс с помощью триггеров состо ни регистров, и свободный граничный регистр обозначаетс единицей триггера состо ни данного регистра. Передача данных из регистра в регистр при сдвиге осуществл етс параллельным кодом I 2 J . Но реализаци такого рода накопителей на триггерах требует больших аппаратурных затрат. Кроме того, устройство не отвечает требовани м расшир емости систем, так как увеличение размера очередей требует внесени изменений в аппаратуру, а отсутствие свободного доступа к информации регистров уменьшает жизнестойкость систем, не позвол ет передавать запросы резервному устройству. Все это ограничивает область использовани устройства. Цель изобретени - сокращение объемов оборудовани и расширени области использовани устройства. Указанна цель достигаетс тем, что в устройство, работа которого инициируетс сигналами на запись или считывание запросов из очереди, содержащее шину обращени и блок адресации на запись, состо щий из счетчика адресоЁ на запись, выход которого соединен с первым входом первого блока элементов И, дополнительно содержит три схемы сравнени , три блока элементбв И, два
блока элементов задержки, шесть эле ментов И, три элемента ИЛИ, элемент НЕ, блок элементов ИЛИ, триггер, регистры начального и конечного адреса , счетчик адресов на считывание, первый вход которого соединен с перт вым входом счетчика адресована запись , с входами регистров начального и конечного адресов и с первым входом установочной шины устройства, второй вход счетчика адресов на считывание соединен с выходом второго блока элементов И, а выход счетчика адресов на считывание соединен с первыми входами первой и второй схем сравнени и с первым входом третьего б/юка элементов И, второй вход которого соединен с входом первого блока элементов задержки и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом элемента И, а второй вход соединен с выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента. И и с выходом элемента НЕ, вход которого соединен с первыми входами первого, четвертого, п того и шестого .элементов И и с выходом второй схемы сравнени , второй вход которой соединен с выходом счетчика адресов на запись и с первым входом тpetьeй схемы сравнени , второй вход которой соединен с выходом регистра конечного адреса и с вторым входом первой схемы сравнени , выход которой соединен с первым входом второго блока элементов И, второй вход которого соединен с выходом регистра начального адреса и с первым входом четвертого блока элементов И, второй вход которого соединен с выходом третьей схемы сравнени , а выход соединен с вторым входом счетчика адресов на запись , третий вход которого соединен с первым выходом второго блока элементов задержки, второй выход которого соединен с третьим входом четвертого блока элементов И, а третий второго блока элементов задержки соединен с вторым входом шестого элемента И, выход которого соединен с первым входом триггера, первый выход которого соединен с вторым вхо дом первого элемента И, а второй выход соединен с вторь1м входом п того элемента И, третий вход которого соединен с вторым входом третьего элемента И и с первым входом шины обращени устройства, второй вход которой соедийен с вторым входом второго и с третьим входом первого элементов И, при этом первый выход первого блока элементов задержки соединен с пер.вым входом счетчика адресов на считывание, второй выход соединен с третьим входом второго, блока элементов И, а третий выход первого блока элементов задержки соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом установочной шины устройства, а выход соединен с вторым входом триггера, при этом выход п того элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, а выход соединен с входом второго блока элементов задержки и с вторым входом первого блока элементов И, при этом выходы первого и третьего блоков элементов И соединены с первым и вторым входами блока элементов ИЛИ соответственно , выход которого соединен с адресной шиной устройства.
На чертеже изображено предлагаемое устройство дл обслуживани запросов в пор дке поступлени .
Устрюйство содержит блок 1 адреса ции записи, блок 2 адресации считывани , блок 3 граничных адресов, блок управлени адресацией, блок 5 элементов .ИЛИ, адресную шину 6 накопител общего пользовани , устаног вочную шину 7, шину 8 обращени , причем блок 1 адресации записи состоит из счетчика 9 адресов на запись и блока 10 элементов И считывани показаний счетчиков блока, а блок 2 адресации считывани состоит из счетчика 11 адресов на считывание и блока 12 элементов И считывани . Бло 3 граничных адресов содержит схемы 13 и 1 поразр дного сравнени , регистры 15 и 16 конечного и начального адресов зоны накопител , соответственно , блоки 17 и 18 элементов И считывани начального и конечного адресов соответственно. Блок k управлени адресацией содержит схему 19 поразр дного сравнени , триггер 20, блоки 21 и 22 элементов задержки, элементы И 23 - 28, элементы ИЛИ 29 - 31. элемент НЕ 32.
Устрбйство работает следующим .образом.
В исходном состо нии на счетчиках 9 и 11, также на регистре 16 записан начальный адрес назначенной к использованию зоны накопител общего поль зовани , в регистр 15 конечный адрес зоны накопител , триггер 20 состо ни зоны через элемент ИЛИ 31 установлен в нулевое состо ние, озна- Ю то
чающее, что в зоне нет невыполненных запросов. Установка исходных состо ний осуществл етс по лини м установочной шины 7 в начале выполнени зада чи.
При равенстве адресов считывани и записи, содержащихс в счетчиках 9 и 1-1, запись возможна только при нулевом состо нии триггера 20, а считывание - при единичном. При неравен-20 НЕ стве адресов разрешены как считывание , так и запись запросов в накопи тель. При по влении сигнала на линии. .Запись шины 8(обращение на запись запроса) с помощью элементов И 25 и 27 производитс проверка состо ни , триггера 20 и схемы 19 сравнени . Если адрес записи запроса в зону накопител , содержащийс в счетчике 9, совпадает с адресом-считывани запро са из очереди, содержащимс в счетчи ке 11, на выходе схемы 19 возникает 1, а на выходе элемента НЕ 32 . Если триггер 20 находитс в нулевом положении, то откроетс эл . мент И 27, который через элемент ИЛИ 29 запустит блок 21 элементов задерж ки и откроет блок 10 элементов И. В результате код адреса записи, содержащийс в счетчике 9 поступит через блок 5 элементов ИЛИ на адресную шину 6 накопител . При по влении сигна ла на первом выходе блока 21 элементов задержки содержимое счетчика 9 увеличитс на единицу. По истечении дополнительного времени, задержки, достаточного дл срабатывани счетчи ка 9, возникает сигнал на втором выходе блока 21 элементов задержки и разрешит работу схемы 13 сравнени адреса записи с конечным адресом зоны, содержащимс в регистре 15Если вновь сформированный в счетчике 9 адрес записи равен конечному адресу зоны, откроетс блок 17 элементов И и запишет в счетчик 9 начальный адрес зоны из регистра 1б.
По истечении еще одной дополнительной задержки, достаточной дл окончательного формировани адреса записи, с третьего выхода блока 21 элементов задержки на вход элемента И 23 поступит разрешающий сигнал. Если после окончани записи текущий адрес записи в счетчике.9 совпадет с адресом счи- тывани , содержащемс в счетчике 11,
зоны. В этом случае элемент И 2,3 устанавливает триггер 20 в состо ние 1, в результате дальнейша запись запрещаетс . Разрешение на запись по витс теперь только после освобождени чеек накопител , т.е. после того, как будет произведено считывание. Если адреса записи и считывани не равны, то от элемента это будет означать переполнение 32 поступит 1 на вход элемента И 25 и разрешит передачу очередного адреса в накопитель по шине 6. Далее цикл повтор етс . При наличии сигнала Чтение по шине 8 схема работает аналогично. С помощью элементов И 28 и 2б провер етс состо ние триггера 20. Если адреса записи и считывани , содержащиес в счетчиках 9 и 1 1 , не совпада-ют , а триггер 20 находитс в состо нии 1, то сигнал с выхода элемента ИЛИ 30 разрешает вывод адреса считывани из счетчика 11 на шину 6. Первый задержанный сигнал на выходе блока 22 элементов задержки увеличит содержимое счетчика 11 на единицу, после чего произойдет сравнение нового значени счетчика 11 с конечным адресом зоны, записанным в регистре 15 с помощью схемы I сравнени . В случае равенства в счетчик 11 через блок 18 элементов И будет записан начальный адрес зоны. После дополнительной задержки на блоке 22 элементов задержки с помощью элемента И 2 провер етс состо ние схемы 19 сравнени . В случае равенства адресов считывани и записи триггер 20 устанавливаетс в состо ние О, благодар чему устройство приводитс в состо ние готовности к приему следующего сигнала Запись по шине В. Использование предлагаемого устройства позвол ет сн ть задачу организации очередей с вычислительных средств системы, возложив ее на процессор, обмена , реализуемый малыми аппаратными средствами, обеспечить эффектив710087 38
йый программный системный контроль при отказе устройства, оперативно изза выполнением очереди анализом ий- мен ть размеры накопител , используеформации зоны накопител общего поль- мого устройством при изменении состазовани , исключить потерю информации ва системных задач.
Claims (1)
- УСТРОЙСТВО ДЛЯ ОБСЛУЖИВАНИЯ ЗАПРОСОВ В ПОРЯДКЕ ПОСТУПЛЕНИЯ, содержащее счетчик адресов на запись, выход которого соединен с первым входом первого блока элементов И, отличающееся тем, что, с целью сокращения объема оборудова- ния и расширения области применения в устройство введены три схемы сравнения, три блока элементов И, два блока элементов задержки, шесть элементов И, три элемента ИЛИ, элемент НЕ, блок элементов ИЛИ, триггер, регистры начального и конечного адреса, счетчик адресов на считывание, первый вход которого соединен с первым входом счетчика адресов на запись, с входами регистров начального и конечного адресов и с первым входом установочной шины устройства, второй вход счетчика адресов на считывание соединен с выходом второго блока элементов И, а выход счетчика адресов на считывание соединен с первыми входами первой и второй схем сравнения и с первым входом третьего блока элементов И, второй вход которого соединен с входом первого блока элементов задержки й с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход соединен с выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и с выходом элемента НЕ, вход которого соединен .с первыми входами первого, четвертого, пятого и шестого элементов И и с выходом второй схемы сравнения, второй вход которой сбединен с выходом счетчика адресов на запись и с первым входом третьей схемы срав-. нения, второй вход которой>соединен с выходом регистра конечного адреса и с вторым входом первой схемы сравнения, выход которой соединен с первым входом второго блока элементов И, второй вход которого соединен с « выходом регистра начального адреса и с первым входом четвертого блока элементов И, второй вход которого соединен с выходом третьей схемы сравнения, а выход соединен с вторым входом счетчика адресов на . запись, третий вход которого соедиг нен с первым выходом второго блока элементов задержки, второй выход которого соединен с третьим входом четвертого блока элементов И, а третий выход второго блока элементов задержки соединен с вторым входом шестого элемента И, выход ^которого соединен с первым входом триггера, первый выход которого соедийен с вторым входом первого элемента И, а второй выход соединен с вторым входом пятого элемента И, третий вход которого соединен с вторым входом •третьего элемента И и с первым вхо^SU... 10087431ОО87ЧЗ дом шины обращения устройства, вто-Г] рой вход которой соединен с вторым входом второго и с' третьим входом первого элементов И, прй этом первый выход первого блока элементов· задержки соединен с первым входом счетчика адресов на считывание, второй выход соединен с третьим входом второго блока элементов И, а ' третий выход первого блока элементов задержки соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом установоч ной шины устройства, а выход соединен с вторым входом триггера, при этом выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом.третьего элемента И( а выход соединен с входом второго блока элементов задержки и с вторым входом первого блока элементов И, при этом выходы первого и третьего блоков элементов И соединены с пер-: вым и вторым входами блока элементов ИЛИ соответственно, выход которого соединен с ’адресной шиной устройства.• 1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813341743A SU1008743A1 (ru) | 1981-10-05 | 1981-10-05 | Устройство дл обслуживани запросов в пор дке поступлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813341743A SU1008743A1 (ru) | 1981-10-05 | 1981-10-05 | Устройство дл обслуживани запросов в пор дке поступлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1008743A1 true SU1008743A1 (ru) | 1983-03-30 |
Family
ID=20978112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813341743A SU1008743A1 (ru) | 1981-10-05 | 1981-10-05 | Устройство дл обслуживани запросов в пор дке поступлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1008743A1 (ru) |
-
1981
- 1981-10-05 SU SU813341743A patent/SU1008743A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3761879A (en) | Bus transport system for selection information and data | |
US5295252A (en) | Data storage device | |
US4481572A (en) | Multiconfigural computers utilizing a time-shared bus | |
US3680055A (en) | Buffer memory having read and write address comparison for indicating occupancy | |
US5944788A (en) | Message transfer system and control method for multiple sending and receiving modules in a network supporting hardware and software emulated modules | |
SU1008743A1 (ru) | Устройство дл обслуживани запросов в пор дке поступлени | |
US5999969A (en) | Interrupt handling system for message transfers in network having mixed hardware and software emulated modules | |
US5983266A (en) | Control method for message communication in network supporting software emulated modules and hardware implemented modules | |
EP0141753B1 (en) | Adjustable buffer for data communications in data processing system | |
EP0112912A1 (en) | I/o channel bus | |
SU934465A1 (ru) | Процессор ввода-вывода | |
WO1991002310A1 (en) | Non-busy-waiting resource control | |
SU1481854A1 (ru) | Динамическое запоминающее устройство | |
SU1285485A1 (ru) | Устройство дл сопр жени электронных вычислительных машин | |
RU2023295C1 (ru) | Устройство для приема и передачи информации | |
SU1411767A1 (ru) | Система коммутации | |
SU1123055A1 (ru) | Адресный блок дл запоминающего устройства | |
JPH064401A (ja) | メモリアクセス回路 | |
JPS6074074A (ja) | 優先順位制御方式 | |
SU1569843A1 (ru) | Многопроцессорна вычислительна система | |
SU1444800A1 (ru) | Устройство дл сопр жени процессоров через общую пам ть в многопроцессорной системе | |
SU1001070A1 (ru) | Система дл обмена данными между информационными процессорами | |
JPS6024976B2 (ja) | メモリ・アクセス制御方式 | |
SU1399750A1 (ru) | Устройство дл сопр жени двух ЦВМ с общей пам тью | |
SU1144109A1 (ru) | Устройство дл опроса информационных каналов |