SU1569843A1

SU1569843A1 - Многопроцессорна вычислительна система

Info

Publication number: SU1569843A1
Application number: SU884460517A
Authority: SU
Inventors: Владимир Михайлович Вакулин; Сергей Васильевич Гурин; Александр Николаевич Ильин; Валерий Иванович Кобозев; Михаил Владимирович Харитонов
Original assignee: Предприятие П/Я Ю-9192
Priority date: 1988-07-14
Filing date: 1988-07-14
Publication date: 1990-06-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении многопроцессорных вычислительных систем. Цель изобретени - увеличение производительности и надежности системы за счет обеспечени возможности бесконфликтной фиксации номера процессора, захватившего раздел емый ресурс. Цель достигаетс тем, что система содержит N процессоров 1, блоки 2 общей пам ти, устройства 3 ввода, арбитр 4 общей шины, устройства 5 вывода и N блоков 6 состо ни . Причем каждый процессор имеет выход 7 адреса, вход-выход 8 данных, выходы режима чтени 9 и режима записи 10, а также вход 11 разрешени и выход 12 готовности. 2 з.п. ф-лы, 2 ил.

Description

ел

оэ

Ј

00

4

СО

Фиг1

.«&.

31

Изобретение относитс к вычислительной технике и может быть использовано при построении многопроцессорных вычислительных систем.

Цель изобретени - увеличение производительности и надежности системы за счет обеспечени возможности бесконфликтной фиксации номера процессора , захватившего раздел емый ресурс.

На фиг. 1 показана структурна схема многопроцессорной вычислительной системы; на фиг. 2 - функциональна схема блока состо ни .

Система содержит (фиг. 1) N процессоров 1, блоки 2 общей пам ти, устройство 3 ввода, арбитр 4 общей

шины, устройство 5 вывода, N блоков

6 1

состо ни , причем каждый процессор

имеет выход 7 адреса, вход-выход 8 данных, выход 9 режима чтени , выход 10 режима записи, вход 11 разрешени и выход 12 готовности.

Блок 6 состо ни (фиг. 2) содержит устройство 13 управлени , два Олока 14 и 15 пам ти, коммутатор 16. Блок 6 состо ни имеет вход-выход 17 данных, вход 18 адреса, выход 19 готовности, входы чтени 20, записи - I и разрешени 22.

Устройство 13 управлени содержит блок 23 пам ти, регистр 24, генератор 25 импульсов, сумматор 26 по модулю два, элемент И-НЁ 27.

Устройство 13 управлени имеет выходы готовности .28, разрешени 29, признака разрешени св зи 30, признака записи св зи 31, кода св зи 32, признака разрешени захвата 33, признака записи захвата 34, кода захвата 35, вход 36 блокировки записи захвата , адресный вход 37, вход-выход 38 данных, входы признаков разрешени 39, записи 40 и чтени 41.

Система работает следующим образом .

Любой из процессоров 1 при необходимости работы с каким-либо устройством на общей шине запрашивает по индивидуальной линии арбитр 4 общей шины. Арбитр 4 общей шины разрешает процессору 1 зан ть общую шину системы . Зан в общую шину, процессор 1 инициирует операцию записи или считывани и ждет ответ от устройства 3 или 5 ввода-вывода или блока 2 общей пам ти. Каждое устройство 3 или 5 ил блок 2 дешифрирует старшую часть адреса , выставленного на общую шину

0

5

0

5

0

5

0

5

0

процессором 1, и в случае совпадени снимает сигнал готовности, т.е. устанавливает на линии готовности общей шины уровень логического нул . Затем принимает или выдает данные на общую шину и снова выдает сигнал готовности уровнем логической единицы. Такой способ формировани сигнала готовности в отличие от традиционного, где сигнал готовности выдаетс уровнем логического нул , становитс необходимым , когда в системе предусмотрены операции общей записи или чтени - обращение одновременно к нес- . кольким устройствам на общей шине. В этом случае сигнал готовности установитс тогда, когда его установит последнее устройство 3 или 5 блок 2 из числа тех, к кому было адресовано сообщение.

При захвате очередного программного ресурса (например, процесса управлени очередью заданий и т.д.) процессор 1 выполн ет операцию общего чтени вектора захватов, отвечающего за данный процесс„

А так как каждый блок 6 выдает один бит информации, на общей шине системы формируетс вектор захватов. После того как процессор 1 прочитал вектор захватов, он анализирует его на нуль, т.е. па отсутствие захватов, и, если он не нулевой - присутствует . хот бы один захват, приступает к работе с процессором 1. При этом вектор захватов становитс равным нулю.

Допусти, что еще одному процессору 1 потребовалс данный процесс. Он выполн ет ту же операцию, но, так как вектор равен нулю, ожидает освобождени захвата либо устанавливает св зь с первым, чита вектор св зей , смежный вектору захватов, где согласно алгоритму, по номеру разр да , равному номеру i (i 1, ... N) процессора 1, захватившего процесс, установлен бит равный единице. Освобождение процесса процессор 1 выполн ет посредством записи-захвата в свой блок 6. Операции индивидуального чтени захвата и св зи и записи св зи используютс в аварийном режиме, в режиме отладки и тестировани .

Блок 6 состо ни работает следующим образом. С общей шины блок 6 принимает адресное слово. Младша часть адреса поступает в блоки 14 и 15 пам ти дл выбора л --к лки семафора.

51

14-й и 15-й разр ды адресе поступаю на сумматор 26 по модулю два в устройстве 13 управлени . Блок 26 в случае равенства поступившего кода и эталонного выдает сигнал на бло 23 пам ти, который совместно с регистром 24 представл ет синхронный автомат. После поступлени сигнала с блока 26 в зависимости от остальных сигналов на разр дах адреса блока 23 пам ти автомат переходит к выполнению одной из операций. 13-й разр д адреса и сигналы на входах 20 и 21 чтени и записи указывают какой тип операции необходимо выполнить, 12-й разр д отвечает за выбор блока 14 или 15 пам ти. Присутствие сигнала на входе 22 разрешени указывает на то, что операцию выполн ет тот из процессоров 1, к которому относитс блок 6. Выполн операцию Чтение общее автомат учитывает состо ние входа, на который поступает сигнал с выхода элемента И-НЕ 27. При выполнении данного действи , если на разр дах данных общей шины установитс нуль, запись кода св зи не произойдет. Выполн операцию Запись индивидуальна автомат учитывает состо ние своего входа, на который поступает сигнал с выхода второго блока 15 пам ти. В случае от- jy-стни бита свидетел запись захвата блокируетс , а содержимое чейки захвата сохран етс . Таким образом предотвращаетс случайна запись в чейку первого блока 14 пам - .-и. Часть сигналов с выхода регистра 24 поступает в качестве обратной св зи на адресные входы блока 23 пам ти , друга часть поступает на блоки пам ти 15 и 14 в качестве управл ющих сигналов. Информаци с выходов первого и второго блоков 14 и 15 пам ти поступает через коммутатор 16 на 1-й разр д данных общей шины. Управление коммутацией осуществл етс 12-м разр дом адреса, а разрешение /коммутации осуществл етс сигналом, поступающим с выхода блока 23 пам ти на вход разрешени коммутатора 16, при выдаче сигнала разрешени сумматором 26 по модулю два и присутствии сигнала чтение на входе чтени 20 блока 6.

При отказе процессора, захватившего процесс, в надежной системе й,олжна быть произведена реконфигув3

9843

ци с исключением отказавшего процессора из списков доступных пропеесг- ров. В предлагаемой системе определение номера отказавшего процессора легко выполнить по вектору кодов св зи. Отказ любого блока состо ни не приводит к отказу всей системы синхронизации. Отказавший блок про- Ю граммно легко маскируетс каждым процессом системы с помощью выполнение операции И между прин тым вектором семафоров и вектором маски. В этом случае, процессор, к которому прн- 15 креплен отказавший блок состо ни , либо исключаетс из списков действующих , либо переходит в разр д пассивных устройств.

Дл того, чтобы зафиксировать 20 возможный отказ блока 6, процессору достаточно после захвата прочитать вектор кодов св зи и повторно прочитать вектор кодов захвата. При это вектор кодов захвата должен быть ра- 25 вен нулю, а вектор кодов св зи должен содержать код св зи (бит равный единице ) только в разр де собственного блока состо ни . Все остальные ситуации считаютс некорректными и тррбл- 30 ют от процессоров системы действии по их устранению.

В результате того, что каждый блок состо ни выдает состо ни семафорсв на свой разр д магистрали данных, максимальное количество блоков 6, а следовательно, и активных процессоров в системе, может быть не болыпе числа разр дов магистрали данные. Такое ограничение можно счнтатг- не- Q существенным, если учесть, что в системах с общей шиной максимальное число абонентов ограничено нагрузочной способностью линии св ти и эффективностью использовани общей шины. Поэтому при 32-разр дной магистрали данных максимальное значение N, равное 32-м, можно считать вполне достаточны .

5

Claims

1. Многопроцессорна вычислительна система, содержаща N процессоров , блоки общей пам ти, устройства ввода, арбитр общей шины, устройства вывода и блок состо ни , причем выходы адреса и входы-выходы даннч процессоров соответственно п-дключ --- ны к входам адреса и входам-выходам

данных блоков общей пам ти и устройств ввода и вывода, вход разрешени и выход готовности каждого процессора подключен к соответствующим входу разрешени и входу готовности арбитра общей шины, отличающа - с тем, что, с целью повышени производительности и надежности системы за счет обеспечени возможности бесконфликтной фиксации номера процессора , захватившего раздел емый ресурс , система содержит дополнительно N - 1 блоков состо ни , причем входы-выходы цанных и входы адреса всех блоков состо ни соответственно подключены к входам-выходам данных и выходам адреса процессоров, входы чтени , записи и разрешени 1-го (х 1; N ) блока состо ни подключены соответственно к выходам режима чтени , режима записи и входу разрешени 1-го процессора, выход готовности 1-го блока состо ни подключен с выходу готовности 1-го процессора.

2. Система по п. отличающа с тем, что блок состо ни содержит устройство управлени , два anva пам ти и коммутатор, причем вы- д коммутатора подключен к входу-выходу младшего разр да данных блока состо ни , входы разр дов адреса блоков пам ти подключены к соответствующим входам разр дов младшей группы адреса блока состо ни , входы разр дов старшей группы адреса блока состо ни подключены к соответствующим входам разр дов адреса устройства управлени , выход готовности которого вл етс выходом готовности блока состо ни , выход разрешени устройства управлени подключен к управл ющему входу коммутатора, адресный вход которого подключен к входу старшего разр да адреса блока состо ни , выход кода признака захвата и выход кода признака св зи устройства управлени подключены к входам данных соответственно первого и второго блоков пам ти, выходы признаков записи и разрешени захвата и св зи устройства управлени подключены к входам записи и разрешени соответственно первого и второго блоков пам ти, информационные выходы которых подключены к

0

5

0

5

0

5

0

соответствующим информационным входам коммутатора, информационный выход второго блока пам ти подключен к входу блокировки записи захвата устройства управлени , входы признаков чтени , записи и разрешени которого вл ютс соответственно входами чтени , записи и разрешени блока состо ни , вход-выход данных устройства управлени вл етс вход-выходом данных блока состо ни .

3. Система попп. 1 и2, отличающа с тем, что устройство управлени содержит блок пам ти, регистр , генератор импульсов, сумматор по модулю два и элемент И - НЕ, причем выход генератора импульсов подключен к сннхровходу регистра, старшие разр ды входа которого подключены к соответствующим старшим разр дам входа адреса блока пам ти, два старших разр да информационного выхода которого вл ютс соответственно выходами готовности и разрешени устройства управлени , остальные разр ды информационного выхода блока пам ти подключены к разр дам информационного входа регистра, шесть младших разр дов выхода которого, начина с младшего, вл ютс соответственно выходами признака разрешени св зи , признака записи св зи, кода св зи , признака разрешени захвата, признака записи захвата, кода захвата устройства управлени , дев ть младших разр дов входа адреса блока пам ти , начина с младшего, подключены соответственно к входу блокировки записи захвата устройства управлени , выходу сумматора по модулю два, младшему разр ду старшей группы, старшему разр ду младшей группы адресного входа устройства управлени , выходу элемента И - НЕ, младшему разр ду входа- выхода данных устройства управлени , входам признаков разрешени , записи и чтени устройства управлени , входы элемента И - НЕ подключены к соответствующим разр дам входа-выхода данных устройства управлени , два старших разр да адресного входа устройства управлени подключены к соответствующим входам сумматора по модулю два.

11

18

Фиг. г