SU849219A1 - Система обработки данных - Google Patents

Description

(54) СИСТЕМА ОБРАБОТКИ ДАННЫХ Изобретение относитс  к вычисли тельной технике и может быть использовано при построении систем переработки цифровой информации. Известна управл юща  цифрова  вычислительна  машина, содержаща  две группы резервных модулей (арифметическое устройство, запоминающее устройство и устройство управлени ), св занные через коммутаторы. При от казе одного из модулей работоспособт ность сохран етс , так как вместо отказавшего подключаетс  резервный модуль 1. Недостаток устройства - при исправной работе всех модулей создаетс неисполь зубма  производительность, так как ЦВМ не способна перерабатывать два потока информации. Известна также система, содержаща  два идентичных процессора со сх мами доступа к ним. Один из процесс ров  вл етс  активным и только его. схема доступа обеспечивает выход пр цессора на внешние щины. Второй процессор  вл етс  резервным 2, Однако при исправности обоих процессоров система имеет неиспольз емую вычислительную избыточность. Наиболее близкой к изобретению  вл етс  модульна  цифрова  вычислительна  система, в которой имеетс  несколько процессоров с соответствующими управл ющими запоминающими устройствами , общее устройство управлени  и схема переключени  признаков процессоров. В известной системе при отказе одного из процессоров формируетс  признак, по которому задачи отказавшего берет на себ  исправный процессор 3. Недостатком системы  вл етс  то, что дл  обнаружени  отказа в каждый из процессоров должно устанавливатьс  дополнительное контрольное оборудование , которое не может использоватьс  дл  повышени  производительности . Цель изобретени  - увеличение надежности и производительности повышением полноты использовани  оборудовани . Поставленна  цель достигаетс  тем, что в систему, содержащую два вычислительных устройства, два блока пам ти микропрограмм, первые и вторые выходы которых соединены соответственно с первым и вторым входами первого и второго вычислительных

устройств/ а входы-выходы первого и второго вычислительных устройств соединены соответственно с первым и вторым выходом-входом блока организации доступа, третий вход-рыход которого  вл етс  входом-выходом системы, введены два формировател  адреса, блок анализа и коммутатор, первый выход которого соединен с первым входом первого формировател  адреса , а второй выход коммутатора подключен к входу блока организации доступа и первому входу второго формировател  адреса, первые и вторые выходы формирователей адреса подключены соответственно к первым и вторым входам соответствующих блоков пам ти микропрограм; 1, третьи и четвертые выходы которых соединены соответственно с вторыми и третьими входами соответствующих формирователей адреса, входы-выходы которых подключены соответственно к первому и второму выходам-входам блока организации доступа, первые выходы вычислительных устройств соединены с четвертыми входами соответствующих формирователей адреса, п тые входы, которых соединены с первым выходом блока анализа, второй и третий выходы которого соединены соответственно с первым и вторым входами коммутатора и подключены к шестым входам соответственно первого и второго формирователей адреса, седьмые входы которых подключены к вторым выходам соответственно второго-и первого вычислительных устройств, третьи выходы которых подключены соответственно к первому и второму входу блока анализа и соединены с восьмыми входами соответственно первого и второго формирователей адреса, а первый и второй входы-выходы подключены соответственно к первому и второму выходу-входу блока организации доступа ..

Кроме того, формирователь адреса содержит регистр кода операции, вычислительный узел, регистр прерываний и элемент ИЛИ, выход которого подключен к первому входу вычислительного узла, второй и третий входы которого  вл ютс  соответственно вторым и третьим входами формировател , а первый и второй выходы вычислительного узла  вл ютс  соответственно первым и вторым выходом формировател  адреса, входом-выходом которого  вл етс  вход-выход регистра кода операции, вход которого  вл етс  четвертым входом формиро ател  адреса, первый, второй, третий, четвертый и п тый входы регистра прерываний  вл ютс  соответственно первым, п тым, шестым, седьмым и восьмым входами формировател  адреса , второй вход-выход регистра кода операции подключен к выходу-входу

вычислительного узла и выходу-входу регистра прерываний,первый и второй выходЬ которого подключены соответственно к первому и второму входам элемента ИЛИ.

При этом блок анализа содержит три триггера, три узла сравнени , счетчик и группу элементов И-НЕ, первый и второй выходы которых соединены с входами соответственно первого и второго триггеров, выходы которых  вл ютс  соответственно вторым и третьим выходами блока анализа , выходы первого и второго узло сравнени  и счетчика соедий ны соответственно с первыми, втд|)ыми и третьими входами элементЬвШ-НЕ группы, выход счетчика соединен с первым входом третьего триггера, выход которого, соединен с входом счетчика и  вл етс  первым выходом, блока, второй вход третьего триггера подключен к выходу третьего узла сравнени , первый и второй входы которого  вл ютс  соответственно первым и вторым входами блока,входвыход первого узла сравнени  и первый вход-выход третьего узла сравнени   вл ютс  первым выходом-входо блока анализа, а вход-выход второго узла сравнени  и второй вход-выход третьего узла сравнени   вл ютс  вторым входом-выходом блока.

Кроме того, блок организации доступа содержит три элемента И, два элемента И-НЕ, триггер и коммутатор первый и второй вход-выход которого  вл ютс  соответственно первым и вторым в ходами-выходами блока, а третий вход-выход коммутатора  вл етс  третьим входом-выходом блока/ выход первого элемента И-НЕ подключен к первому входу второго элемент И-НЕ, выход которого подключен к первому входу триггера и первому входу первого элемента И, выход которого соединен с вторым входом триггера, первый выход которого подключен к входу коммутатора и первому входу второго элемента И, вторые входы первого и второго элементов И, первый вход первого элемента И-Н и выход второго элемента И соединен с первым входом-выходом коммутатора второй выход триггера подключен к первому входу третьего элемента И, а вторые входы третьего элемента И и второго элемента И-НЕ и выход третьего элемента И соединены с вторым входом-выходом коммутатора, а второй вход первого элемента И-НЕ  вл етс  входом блока.

На фиг.1 приведена структурна  схема предлагаемой системы; на фиг.2 - схема формировател  адреса; на фиг.З -схема блока анализа; на фиг.4 - схема блока доступа.

Система содержит два вычислительных устройства 1, соответствующие

им два блока 2 пам ти микропрограмм, у каждого из которых есть свой формирователь 3 адреса. В системе есть блок 4 доступа, блок 5 анализа и триггер б.

Формирователь адреса (фиг.2) содержит регистр 7 кода операции, вычислительный узел 8, регистр 9 прерываний и элемент 10 ИЛИ.

Блок анализа (фиг.З) содержит первый и второй 11 и третий 12 узлы сравнени , счетчик 13, группу элементов 14. И-НЕ и первый 15, второй 16 и третий 17 триггеры.

Блок организации доступа в общую магистраль (фиг.4) содержит элементы 18-20 И, два элемента 21 и 22 И-НЕ, триггер 23 и коммутатор 24.

Система работает следующим образом .

После включени  питани  триггер 6 устанавливаетс  в одно из двух состо ний . На вход одного формировател  например первого, при этом поступает единичный сигнал, на вход второго нулевой . Эти сигналы дополн ют код операции, поступающий из магистрали, на информационный вход регистра 7 формировател . Все поле операций, закодированных в блоке 2, соответствует операци м обработки и передач данных. При добавлении единицы к коду операции соответствующее устройство 1 выполн ет обе группы операций при нулевом значении дополнительного разр да - только операции обработки.

При поступлении на вход формирователей адреса кода операции обработки формирователи готов т адреса дл  блоков 2, обеспечива  выборку микрокоманд в соответствии .с кодом операций,адресами следующих микрокоманд , поступающих из блоков 2 на адресные входы, и признаком, который формирует устройство 1 в процессе выполнени  операций на первом входе регистра 9 прерывани  формировател . Оба устройства 1 при этом перерабатывают данные синхронно, и вс  информаци , выдаваема  устройствами 1 на магистрали, сравниваетс  на совпадение третьим узлом 12 сравнени  блока анализа.При возникновении отказа расхождение информации в магистрали приводит к срабатыванию третьего узла сравнени , сигнал которого переключает триггер 17. Сигнал с выхода этого триггера запускает счетчик 13 контрольного интервала времени и одновременно поступает на вторые входы регистров 9 прерываний обоих формирователей. Узел 8 по сигналу прерывани , закончив очередную операцию , не принимает код новой операции , а формирует адреса, в которых закодировано управление тестовой .операцией проверки системы.Результат тестовой операции посылаетс 

каждым устройством 1 через соответствующую магистраль на первый и второй узлы сравнени  блока анализа, на вторых входах которых конструктивно , например подключением к шинам источника пит/ани  каждого разр да, задан эталонный код. Сигнал со счетчика 13 сбрасывает триггер 17 и разрешает запуск триггеров 15 или 16 через элемент И-НЕ. Триггеры 16 и 15 фиксируют неисправности соответствен0 но первой и второй группы блоков 13 . Группа элементов 14 И-НЕ реализует следующие функции запуска первого и- второго триггеров: HI CCi л ЛСЧ, CCj,- Н,.СС ЛСЧЛСС1, где Н., и Н,5 сигналы запуска первого и второго триггеров, соответственно; СС и CCj - сигналы на выходе первого и второго узла сравнени , соответственно; СЧ - сигнал на выходе счетчика.

0

Сигналы неисправности с выхода триггеров 15 и 16 поступают на входы соответствующих формирователей и независимо от состо ни  триггера 6 перевод т формирователь 3 адреса исправной группы блоков в режим обра5 ботки и разворачивани  операции обработки данных и операций обмена. .

В том случае,когда при исправной работе системы в последовательности кодов операции, поступающих на фор0 мирователи 3, поступает код операции обмена, работа формирователей разветвл етс . Тот формирователь, например первый, у которого на вход поступает единичный сигнал, формиру5 ет адрес начальной микрокоманды соответствующей операции обмена и. разворачивает выборку последующих микрокоманд этой операции из блоков 2. Соответствующее устройство 1 вы0 полн ет команду обмена, например выдачу массива информации. В течение всего выполнени  операции обмена на первом дополнительном выходе этого устройства 1 устанавливаетс  сигнал наличи  обмена, который посту5 пает на регистр прерывани  другого формировател .

При поступлении очередного кода операции, когда предыдуща  операци  обмена не закончена (стоит сигнал

0 наличи  обмена), второй формирова-. тель не пропускает эту операцию, а останавливаетс  на повторении вызова командного слова ( в данном случае кода обмена) до того момента, пока

Claims (4)

1. 5 сигнал наличи  обмена не снимаетс , и на выходе устройства 1, зан того обменом, не установитс  сигнал конца обмена. Если очер адна  операци   вл етс  операцией обмена, первый фор0 мирователь начинает разворачивать эту операцию, а второй формирователь формирует переход к выбору очередного кода операции. Если к моменту окончани  предыдущего обмена на очереди нет очередной операции обме5 на, по сигналу конца обмена перед началом развертывани  очередной опе рации оба формировател  переход т н операцию восстановлени  внутренней пам ти первого устройства 1 пересыл кой данных из второго устройства 1 в первое через общую магистраль. После окончани  этбй .операции принимаетс  код очередной операции обработки данных, которую обе групп блоков 1-3 реализуют синхронно с контролем совпадени  информации бл ком анализа. Дл  блокировки блока анализа.на врем  выполнени  обмена одним из устройств 1 используетс  сигнал, наличи обмена, поступающий с выхода каждого формировател  на, соответствующий управл кл(ий вход блока анализа. Доступом в общую магистраль управл ет Блок 4 доступа Приоритет одного из магистральны входов определ етс  сигналом на выходе триггера 6. При обнаружении от каза сигналом неисправности, поступающим на единичный или нулевой вхо триггер б устанавливаетс  в состо ние , соответствующее приоритету исправной группы блоков. В блоке 4 до ступа коммутатором.24, переключающи магистрали, управл ет триггер 23. Первый 18 и второй 19 элементы И фо мируют сигнал разрешени  доступа соответственно из первой и второй магистрали. Первый элемент 21 И-НЕ формирует сигнал запрета доступа одной из магистралей при наличии за проса из второй. Этим элементом управл ет входной сигнал, приход щи в блок 4 с триггера 6. Второй элемент 22 И-НЕ и третий элемент 20 И устанавливают триггер 23, управл ющий коммутатором, соответственно в нулевое и единичное значение. Изобретение позвол ет обнаружить возникшие неисправности и повысить производительность системы за счет параллельного выполнени  операций обработки данных и обмена. При обнаружении и локализации с помощью тестов неисправности работо способность системы сохран етс  за счет снижени  производительности, так как одно вычислительное устройство реализует и операции обмена и ведет обработку данных. Така  организаци  системы позвол ет максималь но полно использовать имеющеес  оборудование дл  увеличени  производительности и надежности, что осо бенно важно дл  систем, к которым предъ вл ютс  жесткие требовани  по массе и габаритам аппаратуры. Формула изобретени  1. Система обработки данных, содержаща  два вычислительных.устройства , два блока пам ти микропрог рамм, первые и вторые выходы которых соединены соответственно с первым и вторым входами первого и второго,вычислительных устройств, а входы-выход  первого и второго вычислительных устройств соединены соответственно с первым и вторым выходом-входом блока организации доступа, третий вход-выход которого  вл етс  входомвыходом системы, отличающа с  тем, что, с целью увеличени  производительности и надежности, в нее введены два формировател  адреса , блок анализа и коммутатор, первый выход которого соединен с первым входом первого формировател  адреса, а второй выход коммутатора подключен к входу блока организации доступа и первому входу второго формировател  адреса, первые н вторые выходы формирователей адреса подключены соответственно к первым и вторым входам соответствующих блоков пам ти микропрограмм, третьи и четвертые вы .ходы которых соединены соответственно с вторыми и третьими входами соогветствующих формирователей адреса, входы-выходы которых подключены соответственно к первому и второму выходам-входам блока организации доступа, первые выходы вычислительных устройств соединены с четвертыми входами соответствующих формирователей адреса, п тне входы которых соединены с первьдм выходом блока анализа, второй и третий выходы которого соединены соответственно с первым и.вторым входами коммутатора и подключены к шестым входам соответственно первого и второго формирователей адреса, седьмые входы которых подключены к вторым выходам соответственно второго и цервого вычислительных устройств, третьи выходы которых подключены соответственно к первому и второму входу блока анализа и соединены с восьмыми входами соответственно первого и второго формирователей адреса, а первый и второй входы-выходы подключены соответственно к первому и второму выходу-входу блока организации доступа. 2. Система по п.1, отличающа  с   тем, что формирователь адреса содержит регистр кода one- . рации, вычислительный узел, регистр прерываний и элемент ИЛИ, выход которого подключен к первому входу вычислительного узла, второй и третий входы которого  вл ютс  соответственно вторым и третьим входами формировател ,, а первый и второй выходы вычислительного узла  вл ютс  соответственно первым и вторым выходом формировател  адреса, входом-выходом которого  вл етс  входвыход регистра кода операции,вход которого  вл етс  четвертым входом
2. формировател  адреса, первый, второ и третий, четвертый и п тый входы регистра прерываний  вл ютс  соотвественно первым, п тым, шестым, седьмым и восьмым входами формировател  адреса, второй вход-выход регистра кода операции подключен к выходувходу вычислительного узла и выходувходу регистра прерываний, первый и второй выходы которого подключены соответственно к первому и второму входам элемента ИЛИ.
3. 3. Система по, п,1, отличающа  с   тем, что блок анализа содержит три триггера, три узла сравнени , счетчик и группу элементов И- НЕ, .первый и второй выходыкоторых соединены с входами соответственно первого и второго триггеров , выходы которых  вл ютс  соответственно вторым и третьим выходами блока анализа, выходы первого и второго узлов сравнени  и счетчика соединены соответственно с первыми, вторыми и третьими входами элементов И-НЕ группы, выход счетчика соединен с первым входом третьего триггера, выход которого соединен с входом счетчика и  вл етс  первым выходом блока, второй вход третьего триггера подключен к выходу третьего узла сравнени , первый и второй входы которого  вл ютс  соответственно первым и вторым входами блока, вход-выход первого узла сравнени  и первый вход-выход третьего узла сравнени   вл ютс  первым.выходом-входом блока анализа а вход-выход второго узла сравнени  .и второй вход-выход третьего узла сравнени   вл ютс  вторым входомвыходом блока.
4. 4. Система по п.1, отличающа  с   тем, что блок организации доступа содержит три элемента И, два элемента И-НЕ, триггер и коммутатор, первый и второй входвыход которого  вл ютс  соответственно первым- и вторым входами-выходами блока, а третий вход-выход .коммутатора  вл етс  третьим входомвыходом блока, выход первого элемента И-НЕ подключен к первому входу

   o второго элемента И-НЕ, выход которого подключен к первому входу триггера и первому входу первого элемента И, выход которого соединен с вторым входом триггера, первый вы5 ход которого подключен к входу коммутатора и первому входу второго элемента И, вторые входы первого и второго элементов И, первый вход первого элемента И-НЕ и выход второго элемента И соединены с первым

   0 входом-выходом коммутатора, второй выход триггера подключен к первому входу третьего элемента И, а вторые входы третьего элемента И и второго элемента И-НЕ и выход третьего эле5 мента И соединены с вторым входом- выходом коммутатора, а второй вход первого элемента И-НЕ  вл етс  входом блока.

   0

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 475145, кл. G Об F 15/46, 1973.

   5

   2.Патент tlUA № 3806887, кл. .G 06 F 11/00, 1974.

   3.Патент Великобритании

   № .1466483,кл. G 06 F 11/00, 1977 (прототип).

   ..3