RU1805497C - Многоканальное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в качестве унифицированного блока пам ти, предназначенного дл  агрегатирова- ни  резервированной пам ти высоконадеж- ных многомашинных вычислительных систем с магистральной архитектурой, к которым предъ вл ютс  высокие требовани  к времени переключени  на резерв, в качестве общей оперативной пам ти многомашинных систем или в качестве буферной пам ти. Изобретение позвол ет повысить надежность устройства за счет увеличени  достоверности обнаружени  ошибок. Устройство содержит селектор, два триггера режима, два триггера блокировки, блок пам ти , блок элементов ИЛИ, генератор импульсов , блок управлени , два элемента И, блок контрол  цикла ЗУ, причем каждый ка нал устройства имеет входной и выходной формирователи импульсов, формирователь сигналов сопровождени , два элемента И, два блока элементов И регистр числа, формирователь одиночных импульсов и второй селектор, кроме первого канала, а также по два элемента ИЛИ в каждом канале. 12 ил, ел

Description

Предлагаемое изобретение относитс  к вычислительной технике и может быть использовано в системах обмена информацией и дл  организации общей оперативной .пам ти вычислительных систем и многомашинных комплексов с шинной (магистральной ) архитектурой в качестве буферного или резервируемого двухканального запоминающего устройства.

Целью изобретени   вл етс  повышение надежности устройства за счет увеличени  достоверности обнаружени  ошибок.

На фиг. 1 (а и б) представлена схема устройства; на фиг. 2 - схема селектора; на фиг. 3 - схема, по сн юща  логику работы селектора; на фиг. 4 - схема блока элементов И; на фиг.5 - схема генератора импульсов; на фиг. 6 - схема формирователе одиночных импульсов; на фиг. 7 - схема выходного формировател  импульсов; на фиг. 8 -. схема управлени  переключением ЗУ; на фиг.9 - схема блока контрол  цикла ЗУ; на фиг. 10 - временна  диаграмма работы дл  одного канала; на фиг. 11 - пример построени  агрегатированного ЗУ дл  двухмашинного комплекса; на фиг. 12 - схема блока элементов ИЛИ.

Многоканальное запоминающее устройство содержит два селектора 1, 2, первый триггер 3 режима, первый триггер 4 блокировки, элемент И 5, блоки б, 7 элементов И, элемент И 8, выходной формирователь 9 импульсов первого канала, регистры 10, 11 числа, выходной формирователь 12

00

о ел

Сь

ю

V

импульсов второго канала, входной формирователь 13 импульсов первого канала,блок 14 пам ти, входной формирователь 15 импульсов второго канала, блок 16 элементов ИЛИ, блоки 17, 18 элементов И, элементы ,ИЛИ 19, 20, формирователь 21 одиночных импульсов первого канала, генератор 22 импульсов, формирователь 23 одиночных импульсов второго канала , формирователь 24, 25 сигналов сопровождени  выходных данных первого и второго каналов соответственно , элементы ИЛИ 26, 27, блок 28 управлени , выходные формирователи 29 импульсов, блок управлени  30 переключением ЗУ, второй триггер 31 режима, второй триггер 32 блокировки, элемент И 33, элемент ИЛИ 34, блок 35 контрол  цикла ЗУ, шины управлени , которые включают в себ  шины 36 (42) адреса, шины 37 (43) записи начального адреса, шины 38 (44) записи объема зоны, шину 39 начальной установки, шину 40 установки триггера 4 в единичное состо ние, шину 41 установки триггера 3 в единичное состо ние, адресные шины 45, шины 46 (55) выходных данных,,шины 47(56) входных данных, шины 48 (57) передачи сигнала Разрешение выборки, шины 49 (58) передачи управл ющего сигнала, обеспечивающего запись информации в блок 14, шину 50 (5S) передачи управл ющего сигнала, обеспечивающего считывание информации из блока 14, шину 51 (60) передачи сигнала сопровождени  выходных данных, шину 52 (61) передачи управл ющего сигнала от ЗУ(Ы) в ЗУ. (от ЗУ.) в ЗУ.(+1)), сигнализирующего о том, что ЗУ.О-1)-(ЗУ.1) наход тс  е состо нии Работа, шину 53 передачи управл ющего сигнала, сигнализирующего об отказе данного ЗУ, обнаруженного средствами контрол  данного ЗУ, шину 54 (62) передачи управл ющего сигнала, сигнализирующего об отказе предыдущего (данного ) ЗУ, шину 63 передачи частоты синхронизации (Рсинхр.); шину 64 установки триггера 31 в единичное состо ние, шину 65

(70) передачи сигнала управлени  выходными формировател ми 9,.24 (12, 25), шину 66

(71) управлени  (назначение см.в описании блока 17 И), шину 67 передачи сигнала Конец цикла, (КЦ). шину 67 передачи сигнала До стоверна  информаци , шину 69 передачи сигнала Неисправима  ошибка, шину 72 - единичный выход триггера 4, шину 73 - нулевой выход триггера 4. . Шины 36-38, 46-51  вл ютс  шинами первого канала, шины 42-44,55-60  вл ютс  шинами второго канала, шины 39-41, 64  вл ютс  шинами установки режима работы ЗУ и подключаютс  к тому каналу, к которому подключен управл ющий процессор (не показан), или к пульту управлени  (не показан).

Вход генератора 22 импульсов  вл етс 

первым управл ющим входом устройства, выходы генератора 22 импульсов соединены соответственно с первыми входами формирователей 21,23 одиночных импульсов. В каждом канале устройства вторые входы

формировател  21 (23) объединены и подключены к инверсному выходу первого триггера 4 блокировки и к первому управл ющему входу селектора 1 (2). Выход формировател  21 (23) одиночных импульсов соединен с объ5 единенными первыми входами первого элемента 5 (8) И и первого блока 17 (18) элементов И, а третий вход формировател  21 (23) соединен с выходом первого элемента 19 (20) ИЛИ, первый вход которого и вто0 рой вход первого блока 17 (18) элементов И объединены и  вл ютс  управл ющим входом 50 (59) первой группы устройства, второй вход первого элемента 19 (20) ИЛИ и третий вход первого блока 17 (18) элементов

5 и объединены и  вл ютс  управл ющим входом 49 (58) второй группы устройства.

Первый выход первого блока 17 (18) элементов И соединен с управл ющим входом регистра 10 (11) числа, а второй его выход - с

0 управл ющим входом входного формировател  13 (15) импульсов и соответствующим входом первой группы блока 16 элементов ИЛИ, первый выход которого соединен с первым управл ющим входом блока 14 па5 м ти, информационные входы которого соединены с информационными входами селекторов 1, 2 и подключены к объединенным выходам входных формирователей 13, 15 импульсов каналов, входы которых  вл 0 ютс  соответствующими информационными входами 47, 56 устройства.

Выходы блока 14 пам ти соединены с объединенными информационными входами регистров гО, 11 числа каналов, адрес5 ные входы блока 14 пам ти соединены с объединенными выходами вторых блоков 6, 7 элементов И каналов. Первые входы второго блока 6 (7) элементов И соединены с первыми выходами селектора t (2), второй

0 вход второго блока 6 (7) элементов И соединен с выходом первого элемента 5 (8) И.

Второй вход первого элемента 5 (8) И соединен со вторым выходом селектора 1 (2). Адресные входы селекторов 1,2  вл ют5 с  соответствующими адресными входами 36 (42) устройства. Вторые управл ющие входы селекторов 1, 2  вл ютс  соответствующими управл ющими входами 37 (43) третьей группы устройства, третьи управл ющие входы - соответствующими управл ющими входами 38 (44) четвертой группы устройства, четвертый управл ющий вход соединен с пр мым выходом первого триггера 3 режима, а п тый управл ющий вход - с инверсным выходом первого триггера 3 5 режима, установочный вход которого  вл етс  вторым управл ющим входом 41 устройства .

Входы начальной установки первого триггера 3 режима ипервоготриггера4бло- 10 кировки объединены и  вл ютс  третьим управл ющим входом 39 устройства.

Установочный вход первого триггера 4 блокировки  вл етс  четвертым управл ющим входом 40 устройства.15

Выход формировател  24 (25) сигнала сопровождени   вл етс  соответствующим управл ющим выходом 51 (60) устройства.

Информационными выходами 46, 55 устройства  вл ютс  соответствующие выхо- 20 ды формировател  9, 12.

Информационный вход выходного формировател  9 (12) соединен с выходом регистра 10(11)числа канала, Управл ющий вход выходного формировател  9 (1.2) и 25 вход формировател  24 (25) сигнала сопровождени  объединены и подключены к соответствующему выходу группы блока 28 управлени .

Вход управлени  выходными формиро- 30 вател ми 29 импульсов, второй вход второго элемента 33 .И и первый вход блока 35 контрол  цикла ЗУ объединены и соединены со вторым выходом блока 14 пам ти, первый выход которого соединен с первым 35 входом второго элемента 33 И, выход которого соединен со вторым входом третьего элемента 34 ИЛИ, первый вход которого соединен с выходом блока 35 контрол  цикла ЗУ, второй вход которого, вход начальной 40 установки блока 14 пам ти, входы сброса второго триггера 31 режима и второго триггера блокировки объединены и подключены к третьему управл ющему входу 39 устройства . :..45

Первые и вторые входы второго элемен- .та 26 (27) ИЛИ соединены с соответствующими управл ющими входами 49 (58), 50(59) второй и первой групп устройства. Выходы второго элемента 26 (27) ИЛИ канала под- 50 ключейы к соответствующему входу блока 35 контрол  цикла ЗУ.

Установочные входы второго триггера 31 режима и второго триггера 32 блокировки соответственно  вл ютс  п тым управл - 55 ющим входом 64 устройства и подключены к выходу третьего элемента 34 ИЛИ.

Пр мой выход второго триггера 31 режима соединен с первым входом управлени  30 переключением блока 28 управлени .

Первые входы управлени  выходными формировател ми 29 блока 28 управлени  соединены с инверсным выходом второго триггера 31 режима, пр мой выход второго триггера 32 блокировки соединен со вторым входом управлени  30 переключением блока 28 управлени  и  вл етс  первым управл ющим выходом 53 устройства, инверсный выход второго триггера 32 блокировки соединен с третьим входом управлени  30 пе- реключением блока 28 управлени , четвертый вход управлени  30 переключением которого  вл етс  шестым управл ющим входом 52 устройства, седьмым управл ющим входом которого  вл етс  п тый вход управлени  30 переключением блока 28 управлени , первый выход которого  вл етс  вторым управл ющим выходом 61 устройства, третьим управл ющим выходом которого  вл етс  третий выход 62 блока 28 управлени , шестой вход управлени  30 переключением которого соединен с пр мым выходом первого триггера А блокировки , а седьмой вход - с инверсным выходом первого триггера 4 блокировки. Вторые входы управлени  выходными формировател ми 29 соединены с третьим управл ющим выходом блока 14 пам ти.

Первый выход первого блока 17 (18) элементов И канала подключен к соответствующему входу управлени  выходными формировател ми 29 импульсов блока 28 управлени .

Выход формировател  21 (23) одиночных импульсов канала соединен с соответствующим входом второй группы блока элементов 16 ИЛИ, входы третьей группы . которого  вл ютс  соответствующими управл ющими входами 48 (57) п той группы устройства.

Второй выход блока элементов 16 ИЛИ соединен со вторым управл ющим входом блока 14 пам ти.

Селекторы 1, 2 полностью идентичны (фиг. 2) и содержат формирователь 74 адреса , регистр 75 адреса, регистр 76 объема зоны, схемы 77, 79 сравнени , мультиплексоры 78,80, элементы И 81,82, элемент ИЛИ 83.

На фиг. 3 приведена подробна  схема части селектора 1 (2), по сн юща  логику его работы.

На фиг. 4 приведена схема блоков 17,18 элементов И, которые идентичны и содержат элементы 84,85 И.

Генератор 22 импульсов (фиг.5) содержит одновибраторы 86, 87 и генератор 88,

на вход 63 которого подаетс  внешн   частота синхронизации.

Формирователи 21, 23 одиночных импульсов (фиг. 6) идентичны и содержат два триггера 89, 92, элемент 90 НЕРАВНОЗНАЧНОСТЬ , инвертор 91.

Выходные формирователи импульсов 29 (фиг. 7) идентичны и содержат элемент 93 ИЛИ, элементы 94, 95 И,

Блок управлени  30 переключением ЗУ (фиг. 8) содержит элемент И 96, элемент ИЛИ 97, инвертор 98, элементы И 99-101, элементы ИЛИ 102, 103.

Блок 35 контрол  цикла ЗУ (фиг. 9) содержит инвертор 104, элемент И 105, два таймера 106,108, элемент 107 ИЛИ, генератор импульсов 109.

Блок 16 элементов ИЛИ (фиг. 12) содержит элемент 110 ИЛИ и элемент 111 И-ИЛИ.

Устройство работает следующим образом . ..- .-

Рассмотрим вначале работу селекто- ра1(2).с

Дл  обмена данными между двум  каналами в адресном пространстве каждого канала отводитс  зона адресов (окно). Величина окна задаетс  дл  каждого конкретного случа  и может составл ть 2k слов, где X К Y, X, Y - целые числа, определ ющие минимально возможную.и максимально возможную величину окна соответственно. Обмен информацией осуществл етс  между устройствами, подключенными к какому-либо каналу (на фиг, не показаны) и запоминающим устройством через любые наперед заданные окна, выделенные дл  обмена в каждом канале.

Режим работы селектора 1 (2) задаетс  состо нием первого триггера 3 режима. Сигналом на шине 41 устанавливаетс  триггер 3 в единичное состо ние или в режим обмена через заданную зону (окно). Сигналом на шине 39 триггер 3 обнул етс  или устанавливаетс  в режим обмена без ограничени  границ окна.

Дл  работы в режиме обмена через окно предварительно в регистр 75 сигналом на шине 37 (43) заноситс  адрес окна, в регистр 76 заноситс  условный код объема окна сигналом , поступающим по шине 38 (44).

Условные коды объема окна задаютс  в позиционном ходе. Между разр дами регистра 76 и условными кодами объема окна устанавливаетс  однозначное соответствие: i-му разр да регистра 76 соответствует величина окна 2k.

Селектор 1 (2) формирует управл ющий сигнал на выходе элемента 83 ИЛИ. Сигнал разрешени  на выходе элемента 83 ИЛИ

формируетс  при совпадении сигналов на выходах схем 77, 79 сравнени  и при установленном в единичное состо ние триггере 3 и в нулевое состо ние триггере 4.

Сигнал на выходе схемы 77 сравнени  по вл етс  при совпадении старших разр дов , поступающих с формировател  74 адреса и регистра 75 адреса. Сигнал на выходе схемы 79 сравнени  по вл етс  при совпа0 дении кодов, поступающих на нее с мультиплексоров 78, 80.

Мультиплексоры 78, 80 управл ютс  кодом , поступающим из регистра 76 объема окна. .

5 На фиг. 3 в качестве примера прин то, 4fo минимальный размер окна составл ет 128 слов, максимальный - 2048 слов. В мультиплексорах 78, 80 на фиг. 3 обозначены разр ды формировател  74 адреса и регист0 ра 75 соответственно, строка внутри мультиплексоров 78, 80 соответствует одному информационному входу.

При подаче сигнала на какой-либо управл ющий вход мультиплексоров 78, 80

5 соответствующие разр ды формировател  74 и регистра 75 подключаютс  к схеме 79 сравнени . Например, в регистре 76 записан код 00100, т.е. на третий управл ющий вход мультиплексоров 78, 80 подаетс -сиг0 нал разрешени , в результате к схеме 79 сравнени  подключаютс  11-й и 10-й разр ды формировател  74 и 3-й, 2-й разр ды регистра 75.

Таким образом, в случае попадани  ад5 реса при обращении к ЗУ в зону разрешенных адресов, задаваемых через регистры 75 и 76, на выходе элемента 83 ИЛИ формируетс  сигнал Признак сравнени , который подаетс  на элемент 5 (8). И в качестве сиг0 нала разрешени .

При работе в режиме без ограничени  границ окна разрешающий сигнал на выходе элемента 83 ИЛИ формируетс  при условии наличи  сигнала на выходе элемента 82

5 И, т;е. когда триггеры 3, 4 наход тс  в нулевом состо нии.

При установке триггера 4 в единичное состо ние на выходе элемента 83 ИЛИ формируетс  сигнал запрещени .

0 Выходные формирователи 29 импульсов предназначены дл  управлени  формировател ми 9, 24 (12, 25). При подаче сигнала разрешени  на формирователи 9, 24 (12, 25) к шинам 46 (55) канала подключа5 етс  регистр 10 (1t) числа, одновременно на шину 51 (60) выдаетс  сигнал сопровождени  выходных данных, При подаче на формирователи 9, 24 (12, 25) запрещающего сигнала выдача в канал блокируетс .. Сигнал , разрешени  на выходе элемента 93 ИЛИ

формируетс  при совпадении следующих сигналов на элементе 94 И: с единичного выхода триггера 31 (установлен режим устройства с резервированием), с выхода блока 30 (от элемента 101 И, т.е. предыдущее уст- 5 ройство неработоспособно, а данное ЗУ работоспособно ), сигнала на шине 68 (из ЗУ считана достоверна  информаци ), сигнала на шине 67 (конец цикла ЗУ) и сигнала на шине 66 (71) (осуществл етс  операци  счи- 10 тывани  из блока 14).

Сигнал разрешени  на выходе элемента 93 ИЛИ формируетс  также при совпадении сигналов на входах элемента 95 И с нулевого выхода триггера 31 (установлен режим 15 работы ЗУ без резервировани ) сигнала на шине 67.. Управление 30 переключением ЗУ (фиг. 8) предназначено дл  формировани  сигнала блокировки ЗУ в случае по влени  неуст- 20 ранимой ошибки в ЗУ И сигнала разблокировки ЗУ.(1+1) или трансл ции сигнала разблокировки в ЗУ.(+1), полученного от ЗУ.(|-1), в случае, если ЗУ. заблокировано дл  обращений со стороны каналов (фиг. 25

ЗУ, вход щие в состав системы пам ти

(см.фи. 11), соедин ютс  последовательно через блоки 30, тем самым отказ одного ЗУ прй водит к разблокировке следующего в цеп и ЗУ. 30

Блок 30 работает следующим образом. Разрешающий сигнал на шине 61 ЗУ. свидетельствует о том, что хот  бы одно ЗУ в последовательной цели ЗУ (от ЗУ1 до ЗУ) находитс  в работоспособном состо нии. 35 .Это необходимо, чтобы ЗУ. при по влении неустранимой ошибки в нем не разблокировало ЗУ.(1+1), если хот  бы одно ЗУ, включен- ное до ЗУ. в последовательной цепи, находитс  в работоспособном состо нии. О 40 работоспособном состо нии ЗУ свидетельствует сигнал на выходе элемента 96 И, который по вл етс , если триггер 4 и триггер 32 наход тс  в нулевом состо нии.

Сигнал разблокировки ЗУ на выходе 45 элемента И 101 (сигнал разрешени ) форми- .руетс , если на вход 54 поступил сигнал разблокировки от ЗУ.(1-1), триггеры 4, 32 наход тс  в нулевом состо нии, а триггер 31 находитс  в единичном состо нии (т.е.уста- 50 новлен режим с резервированием и ЗУ ра- ботрслюсобно). Сигнал разблокировки ЗУ (i+1) на шине 62 формируетс  в следующих случа х:

- на вход 54 поступил сигнал разблоки- 55 ровки от ЗУ.(1-1). триггер 31 находитс  в единичном состо нии (установлен режим с резервированием), триггер 4 или 32 также находитс  в единичном состо нии. При адом на выходе элемента 100 И формируетс  сигнал разрешени , который через элемент 103 ИЛИ выдаетс  на шину 62,

- на вход элемента 99 И поступил сигнал с единичного выхода триггера 32, который при установленном в единичное состо ние триггера 31 и при наличии сигнала разрешени  на выходе инвертора 98, поступает на вход элемента 103 ИЛИ и выдаетс  в шину 62.

Блок 35 контрол  цикла ЗУ работает следующим образом. На входы запуска таймеров 108 и 106 поступают сигналы с элементов 26, 27 ИЛИ соответственно. Элементы 26, 27 ИЛИ включены дл  резервировани  элементов 19, 20 ИЛИ. При этом в зависимости от того, от какого канала организуетс  обращение к ЗУ, запускаетс  тот или иной таймер 106,108, который начинает счет импульсов, поступающих от генератора импульсов 109, Остановка таймеров и сброс в исходное состо ние осуществл етс  сигналом Конец цикла, поступающим от блока 14 по шине 67. Если произойдет отказ в цеп х управлени  ЗУ и таймер 106 (108) не будет сброшен сигналом на шине 67, он досчитает до заданной величины и выработает сигнал, который поступает на элемент 107 ИЛ И и затем на элемент 105 И. В результате на выходе элемента 105 И (при условии отсутстви  сигнала Конец цикла на шине 67) формируетс  сигнал, поступающий на элемент 34 ИЛИ. В результате триггер 32 устанавливаетс  в единичное состо ние.

Устройство работает следующим .образом .

Возможна работа ЗУ в следующих режимах:

Т) режим без ограничени  границ окна,

2) режим обмена через управл емое окно,

3) режим программной блокировки ЗУ.

4) режим с резервированием ЗУ.

Обмен в четвертом режиме возможен как через управл емое окно, так и без ограничени  границ окна. В качестве блока 14 пам ти может примен тьс  любой известный , имеющий в своем составе блок контрол , например 1. Обращение к блоку. 14 пам ти осуществл етс  по адресам, которые передаютс  из каналов по шинам 36(42) через формирователи 74 адреса на блоки 6 (7) элементов И, на другие входы которых подаютс  управл ющие сигналы. Адреса с блоков 6, 7 через адресные шины 45 поступают в блок 14 пам ти.

Обмен информацией по первому и второму каналам осуществл етс  одинаковым образом.

ЗУ работает в первом режиме следующим образом.

Перед началом работы ЗУ устанавливаетс  в исходное состо ние. При этом обнул ютс  триггеры 3, 4. 31, 32, блок 14 сигналом на шине 39, обнул ютс  также таймеры 106, 108 блока 35. Генератор 22 вырабатывает две серии непересекающихс  импульсов (фиг. 10), длительность которых одинакова и определ етс  временем цикла записи-считывани  блока 14.

Рассмотрим работу первого канала (в скобках указываютс  блоки и шины дл  второго канала). Код адреса слова поступает на вход 36 (42). Одновременно на вход 49 (58) записи или вход 50 (59) считывани , а также на вход 48 (57) разрешени  выборки поступают сигналы управлени . Сигнал записи на шине 49 (58) или считывани  на шине 50 (59) через элемент 19 (20) ИЛ И поступает на вход формировател  21 (23) и разрешает формирование одиночного импульса из серии F1(F2), с помощью которого на выходе блока 6 (7) элементов И формируетс  адрес обрабатываемого слова. Сигнал на шине 48 (57) поступает на вход блока 16 элементов ИЛИ, а с его второго выхода (выход элемента 111) - на вход разрешени  выборки блока 14.

Одиночный импульс с выхода формировател  21 (23) поступает на управл ющий вход блока 6 (7) элементов И через элемент 5 (8) И, на второй вход которого из селектора 1 (2) подаетс  разрешающий сигнал, Одновременно при наличии сигнала Запись на входе 49 (58) блока 17 (18) через формирователь 13 (15) импульсов на информационный вход блока 14 пам ти устанавливаетс  обрабатываемое слово, а на управл ющий вход, блока 14 через блок 16 элементов ИЛИ - код операции Запись (см.фиг. 12, элемент 110 ИЛИ).

При наличии сигнала Считывание на входе 50 (59) на управл ющем входе блока 14 сохран етс  код операции Считывание, а сигналом с выхода 66 (71) блока 17 (18) разрешаетс  запись обрабатываемого слова с информационного выхода блока 14 в регистр 10 (11) числа. Если на управл ющем входе выходного формировател  9 (12) присутствует сигнал разрешени , то регистр 10 (11) подключаетс  к каналу. Одновременно с выдачей данных в канал выдаетс  сигнал сопровождени  данных через формирователь 24 (25) на шину 51 (60).

Разрешающий сигнал на управл ющем входе формировател  13 (15) поступает из соответствующего выходного формировател  28 импульсов, в котором в данном режиме формируетс  из сигнала Конец цикла (шина 67) на элементе 95 И блока 28 (29).

Устройство работает во втором режиме следующим образом.

Перед началом работы устройство устанавливаетс  в исходное состо ние: обнул ютс  триггеры 3,4, 31,32, блок 14 и таймеры 106, 108 блока 35 сигналом на шине 39, в селекторы 1,2 занос тс  начальный адрес в регистры 75 и величина зоны в регистры 76. Затем осуществл етс  установка режима с

помощью сигнала на шине 41.

Алгоритм обмена данными во втором режиме полностью совпадает с описанным дл  первого режима. Разница заключаетс  в следующем. Разрешающий сигнал на вторрй вход элемента 5И подаетс  только в том случае, когда код адреса входит в разрешенную зону адресов при обращении по соответствующему каналу Разрешенна  зона адресов (окно) задаетс  регистрами 75, 76

селектора 1 (2). В данном режиме включаютс  в работу схемы 77, 79 сравнени , мультиплексоры 78, 80 и элемент И 81.

Рассмотрим работу ЗУ в третьем режиме . Данный режим используетс  дл  программной блокировки какого-либо ЗУ, вход щего в систему пам ти (см.фиг.11), Этот режим может использоватьс  дл  резервировани  каких-либо подсистем вычислительных систем с программным

переключением подсистем на резерв. При этом одно ЗУ работает, другое - заблокировано (при кратности резервировани  равным 2). В случае отказа первого ЗУ, разблокируетс  второе. При этом оно может быть настроено

на адреса первого ЗУ (см.описание селекто: ра1(2)).

Третий режим может использоватьс  также при работе всей системы пам ти (фиг. 11) в четвертом режиме. Режим устанавливаетс , если при предварительном программном тестировании ЗУ перед работой зафиксирована его неработоспособность. Дл  установки режима по шине 41 выдаетс  в устройство сигнал, устанавливающий

триггер 4 программной блокировки в единичное состо ние. При этом в селекторах 1, 2 вырабатываетс  сигнал, блокирующий элементы 5, 8 И. Кроме того, блокируютс  формирователи 21, 23.

Таким образом, в третьем режиме ЗУ заблокировано и не участвует в работе в системе пам ти (фиг. 11),

Рассмотрим работу ЗУ в четвертом режиме . Перед началом работы ЗУ приводитс 

в исходное состо ние, как описано выше. Затем осуществл етс  установка режима подачей сигнала по шине 64. Кроме того, может быть установлен в единичное состо ние или нет триггер 3. Обработка адреса в

селекторах 1, 2 осуществл етс  в данном режиме таким же образом, как в первом режиме, если триггер 3 установлен в нулевое состо ние, или как во втором режиме, если триггер 3 установлен в единичное состо ние .

В данном режиме все ЗУ, вход щие в систему пам ти (фиг. 11) настраиваютс  на одно адресное пространство, т.е. обрабатываемое слово записываетс  (считываетс ) во все ЗУ одновременно по одному адресу.

Работа в данном режиме осуществл етс  таким образом, что одно слово записываетс  одновременно во все ЗУ (за исключением ЗУ, которые заблокированы).

Считывание осуществл етс  также одновременно их всех ЗУ, только выдача слова в соответствующий канал разрешаетс  одному ЗУ, тому ЗУ, которое имеет меньший номер (см.фиг. 11) среди всех работающих ЗУ. Таким образом, приоритет включени  ЗУ убывает слева направо.

Если во врем  работы возникает неустранима  ошибка в работе какого-либо ЗУ, то данное ЗУ блокируетс , т.е. отключаетс  от каналов дл  выдачи информации в каналы, а следующее в цепочке ЗУ разблокируетс , т.е. подключаетс  к каналам при считывании данных. Если же между отказавшим в данный момент ЗУ и ближайшим работоспособным в цепочке ЗУ имеетс  неработающее ЗУ, то организуетс  обход неработающего ЗУ и подключение к каналам ближайшего работающего ЗУ.

.. Рассмотрим работу ЗУ в четвертом режиме подробнее.

Алгоритм обработки данных полностью совпадает с описанным выше дл  трех режимов . Особенности работы в данном режиме про вл ютс  в случае по влени  при считывании неустранимой ошибки или отказе в цеп х управлени  устройством.

При по влении неустранимой ошибки блок 14 вырабатывает сигнал на шине 69. В результате с поступлением сигнала на шине 67 Конец цикла срабатывает элемент ЗЗИ

и через элемент 34 ИЛИ. установитс  в единичное состо ние триггер 32. Триггер 32 устанавливаетс  в единичное состо ние через элемент 34 ИЛИ с поступлением сигнала от блока 35, который вырабатываетс  при отказе цепей управлени  ЗУ.

Рассмотрим случай, когда работает ЗУ 1, т.е. разблокировано дл  считывани . На вход 52 подаетс  запрещающий потенциал, на вход 54 - разрешающий.

. Сигнал с единичного выхода триггера 32 поступает на вход элемента 99 И (на других входах элемента 99 И - разрешающие- потенциалы ) и через элемент 103 ИЛИ выдаетс  по шине 62 на шину 54 ЗУ2.

Так как ЗУ1 стало не работоспособным, т.е. триггер 32 блокировки находитс  в еди- 5 ничном состо нии, на выходе элемента 96 И формируетс  запрещающий потенциал, который через элемент 97 ИЛИ выдаетс  на шину 61 и поступает на вход 52 ЗУ2. Запрещающий сигнал с выхода элемента 96 И

0 поступает также на вход элемента 101 И, В результате на его выходе по вл етс  запрещающий сигнал, который поступает на выходные формирователи 29 и блокирует в них элемент 94И. В результате блокируютс  вы5 ходные формирователи 9, 12 сигналами на шинах 65, 70.

Рассмотрим работу ЗУ2 после того, как в ЗУ1 возникла неустранима  ошибка. До возникновени  ошибки данные в каналы вы0 давались из ЗУ1, ЗУ2 - заблокировано дл  выдачи данных. На вход 52 ЗУ2 поступает запрещающий сигнал, на вход 54-разрешающий . С поступлением в ЗУ2 сигнала на шине 54 на выходе элемента 101 И форми5 руетс  сигнал разрешени , т.к, на втором и третьем входах элемента 101 И - разрешающие потенциалы.

Разрешающий сигнал с выхода элемента 101 И поступает на блоки 28,29, в которых

0 разрешают прохождение сигнала Конец цикла (шина 67, фиг. 8). Таким образом, слово данных выдаетс  в соответствующий канал (на шины 46 или 55) из ЗУ2.

Рассмотрим случай, когда произошла

5 неустранима  ошибка в ЗУ1, при этом ЗУ2 не работает (триггер 4 или триггер 32 наход тс  в единичном состо нии). Сигнал, сформировавшийс  на выходе 62 ЗУ1, поступает на вход 54 ЗУ2, в котором через

0 элемент 1000 И и элемент 103 ИЛИ поступает на выход 62, а затем на вход 54 ЗУЗ. . Действи , проход щие в ЗУ 3, аналогичны описанным выше.

Разрешающий потенциал на шине 61

5 будет присутствовать только на выходе ЗУЗ. На временной диаграмме (фиг. 10) приведены два цикла считывани , причем один цик/i выполн етс  из ЗУ.1, второй - из ЗУ.0+1). Временна  диаграмма приведена

0 без учета задержек элементов устройства. Необходимо учитывать, что при переключении ЗУ возможна выдача данных с задержкой . О наличии данных на шинах 46 (55) . сигнализирует сигнал сопровождени  на

5 шине 51 (60).

Задержка в выдаче данных а случае по влени  неустранимой ошибки в каком-либо ЗУ составл ет сумму задержек на элементах 33,34.32. 100,103,вЗУ1, 100,103

в ЗУ2 - ЗУ.(п-1),.Ю1 в ЗУп. В наихудшем случае врем  переключени  составл ет в зависимости от элементной базы, на которой выполн етс  устройство, и количества последовательно включенных через блок 30 ЗУ 100 не. не более, т.е. переключение на резервное ЗУ осуществл етс  практически мгновенно.

Использование предлагаемого ЗУ позвол ет агрегатировать вычислительные системы унифицированным устройством, которое позвол ет легко перестраивать архитектуру вычислительных систем, организовать простое резервирование запоминающих устройств и других устройств вычислительной Системы. Причем переключение на резерв осуществл етс  практически мгновенно без привлечени  средств операционной системы, а оборудование, используемое на организацию механизма переключени  составл ет незначительную часть от объема всего ЗУ. Это, в свою очередь, значительно удешевл ет устройство и систему пам ти в целом. Известно , что в системах с резервирЪванием надежность устройств мажорировани  и реконфигурации должны быть хот  бы на пор док выше надежности самих резервируемых устройств. Данное требование значительно перекрываетс  в предлагаемом техническом решении.

Claims (1)

1. Формула изобретени 

   Многоканальное запоминающее устройство , содержащее первый селектор, пер- вый триггер режима, первый триггер блокировки, блок пам ти, блок элементов ИЛ И генератор импульсов, причем каждый канал устройства содержит первый элемент И, первый и второй блоки элементов И, регистр числа, входной формирователь импульсов , первый элемент ИЛИ, формирователь одиночных импульсов, вход генератора импульсов  вл етс  первым управл ющим входом устройства, выходы генератора импульсов соединены с первыми входами соответствующих формирователей одиночных импульсов каналов, вторые входы которых объединены и подключены к инверсному выходу первого триггера блокировки и к первому управл ющему входу первого селектора , выход формировател  одиночных импульсов соединен с объединенными первыми входами первого элемента И и первого блока элементов И, а третий вход формировател  одиночных импульсов соединен с выходом первого элемента ИЛИ, первый вход которого и второй вход первого блока элементов И объединены и  вл ютс 

   управл ющим входом первой группы устройства , второй вход первого элемента ИЛИ и третий вход первого блока элементов И объединены и  вл ютс  управл ющим входом второй группы устройства, первый выход первого блока элементов И соединен с управл ющим входом регистра числа, второй выход первого блока элементов И соединен с управл ющим входом входного

   формировател  импульсов и соответствующим входом первой группы блока элементов ИЛИ, первый выход которого соединен с первым управл ющим входом блока пам ти , информационные входы которого соедин§ны с информационными входами первого селектора и подключены к объединенным выходам вторых формирователей импульсов каналов, входы которых  вл ютс  соответствующими информационными входами

   устройства, выходы блока пам ти соединены с объединенными информационными входами регистров числа каналов, адресные входы блока пам ти - с объединенными выходами вторых блоков элементов И каналов,

   первые входы второго блока элементов И первого канала соединены с первыми выходами первого селектора, второй вход второго блока элементов И соединен с выходом первого элемента И, второй вход первого

   элемента И первого канала соединен с вторым выходом первого селектора, адресный вход которого  вл етс  первым адресным входом устройства, второй управл ющий вход первого селектора  вл етс  первым управл ющим входом третьей группы устройства , третий управл ющий вход - первым управл ющим входом четвертой группы устройства , четвертый управл ющий вход - соединен с пр мым выходом первого триггера

   режима, п тый управл ющий вход - с инверсным выходом первого триггера режима, установочный вход которого  вл етс  вторым , управл ющим входом устройства, входы начальной установки первого триггера

   режима и первого триггера блокировки объединены и  вл ютс  третьим управл ющим входом устройства, установочный вход первого триггера блокировки  вл етс  четвертым управл ющим входом устройства, о тличающеес  тем, что, с целью повышени  надежности устройства за счет увеличени  достоверности обнаружени  ошибок, в него введены блок управлени , второй триггер блокировки, второй триггер режима,

   второй элемент И, третий элемент ИЛИ, блок контрол  цикла ЗУ, причем в каждый канал устройства введены выходной формирователь импульсов, формирователь сигналов сопровождени , второй элемент ИЛИ и

   второй селектор во все каналы, кроме первого , второй выход второго селектора соответствующего канала соединен с вторым входом первого элемента И данного канала, информационные входы второго селектора канала подключены к выходам входного формировател  импульсов, адресный вход  вл етс  соответствующим адресным входом устройства, второй управл ющий вход  вл етс  соответствующим управл ющим входом третьей группы устройства, третий управл ющий вход -  вл етс  соответствующим управл ющим входом четвертой группы устройства, четвертый управл ющий вход - соединен с пр мым выходом первого триггера режима, п тый управл ющий вход - с инверсным выходом первого триггера режима, выход формировател  сигнала сопровождени   вл етс  соответствующим управл ющим выходом устройства, информационным выходом которого  вл етс  выход соответствующего выходного формировател  импульсов, информационный вход которого соединен с выходом регистра числа канала, управл ющий.вход выходного формировател  импульсов и вход формировател  сигнала сопровржде- ни  объединены и подключены к соответствующему выходу группы блока управлени , вход управлени  выходными формировате- л ми импульсов которого, второй вход второго элемента И и первый вход блока контрол  цикла ЗУ объединены и соединены с вторым выходом блока пам ти, первый выход которого соединен с первым входом второго элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, первый вход которого соединен с выходом блока контрол  цикла ЗУ, второй вход которого, вход начальной установки блока пам ти, входы сброса второго триггера режима и второго триггера блокировки объединены и подключены к третьему управл ющему входу устройства, первые и вторые входы второго элемента ИЛИ соеди- нены с соответствующими управл ющими входами второй и третьей групп устройства, выход второго элемента ИЛИ канала подключен к соответствующему входу блока

   контрол  цикла ЗУ, установочные входы второго триггера режима и второго триггера блокировки соответственно  вл ютс  п тым управл ющим входом устройства и подключены к выходу третьего элемента ИЛИ, пр мой выход второго триггера режима соединен с первым входом управлени  переключением блока управлени , первый вход управлени  выходными формировател ми импульсов которого соединен с инверсным выходом второго триггера режима, пр мой выход второго триггера блокировки соеди- нен с вторым входом управлени  переключением блока управлени  и  вл етс  первым управл ющим выходом устройства, инверсный выход второго триггера блокировки соединен с третьим входом управлени  переключением блока управлени , четвертый вход управлени  переключением которого  вл етс  шестым управл ющим входом устройства , седьмым управл ющим входом которого  вл етс  п тый вход управлени  переключением блока управлени , первый выход которого  вл етс  вторым управл ющим выходом устройства, третьим управл ющим выходом которого  вл етс  третий выход блока управлени , шестой вход управлени  переключением которого соединен с пр мым выходом первого триггера блокировки, инверсный выход которого соединен с первым управл ющим входом второго селектора и седьмым входом управлени  переключением блока управлени , второй вход управлени  выходными формировател ми импульсов которого соединен с третьим управл ющим выходом блока пам ти, первый выход первого блока элементов И канала подключен к соответствующему входу управлени  выходными формировател ми импульсов блока управлени , выход формировател  одиночных импульсов канала соединен с соответствующим входом второй группы блока элементов ИЛИ, входы третьей группы которого  вл ютс  соответствующими управл ющими входами п той группы устройства, второй выход блока элементов ИЛИ соединен с вторым управл ющим входом блока пам ти.

   ty-глф U OLge9SUZLЈ9M Ј$9BЈS9 OS &

   to Zh lb Q h ЈЈ 9Ј Li 9Ј

   LMsm

   л таъшо j Mgetuo

   (Mjitf (ёЩёл 91 ГПф

   (гьЩ

   LGbSOSl.

   фу г..6.

   Ы

   4

   I

   ОгпЗПых„1 От Фиг.7

   К 9,24 (12,25) 65(70}

   9f

   4#;W/7«

   ШЕ-«Лл

   доегад инф. 16В Dm /

   Om3Q

   (101)

   .игтуи. I.

   шо

   JL

   901

   (вг)аг 

   /) n U

   Фиг. /2