RU1837304C - Устройство дл сигнализации между процессорами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ. Цель изобретени  - повышение надежности и упрощение устройства. Устройство содержит регистр кода приказа, регистр прин того кода приказа, дешифратор, регистр битов состо ни , блок контрол , группу магистральных усилителей-приемников , блок управлени , блокируемый коммутатор магистрали, блок разр дов состо ни , корректор состо ни , триггер ошибки, элемент сложени  по модулю два, группу элементов И, элемент И-НЕ, два элемента И, элемент ИЛИ. Упрощение устройства и повышение надежности достигаютс  за счет использовани  единой линии св зи дл  передачи кода приказа и кода разр дов состо ни , а также за счет обеспечени  выполнени  приказов только при отсутствии сбоев. 8 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в процессоре электронной вычислительной машины (ЭВМ).

Цель изобретени  - повышение надежности за счет изол ции сбойной информации .

На фиг.1 изображена структурна  блок- схема устройства дл  сигнализации между процессорами: на фиг.2 - схема блокируемого коммутатора магистрали; на фиг.З - схема блока разр дов состо ни ; на фиг.4 - схема корректора состо ни ; на фиг.5 - схема блока управлени : на фиг.6 - пример подключени  устройства дл  сигнализации между процессорами; на фиг.7 - временна  диаграмма работы устройства в однопроцессорной системе; на фиг.8 - временна  диаграмма работы устройства в двухпроцессорной системе.

На фиг.1: 1 - регистр кода приказа, 2 - регистр прин того кода приказа, 3-дешифратор , 4 - регистр битов состо ни , 5 - блок контрол , 6 - группа магистральных усилителей-приемников , 7 - блок управлени , 8 - блокируемый коммутатор магистрали, 9 - блок разр дов состо ни , 10 - корректор состо ни , 11 - триггер ошибки, 12 - элемент сложени  по модулю два, 13 - группа элементов И, 14 - элемент И-НЕ, 15, 16 - элементы И, 17 - элемент ИЛИ, 18 - вход данных устройства, 19 - вход запуска устройства , 20 - вход адреса устройства, 21 - вход режима контрол  устройства, 22 - вход признаков устройства, 23 - синхровход устройства , 24 - вход сброса устройства, 25 - магистральный вход признаков зан тости устройства, 26-28 - первый-третий магистральные управл ющие выходы устройства, 29 - выход информационной магистрали ус00

со

XI

со о J

тройства, 30 - выход данных устройства, 31 - выход приказов устройства, 32 - контрольный выход устройства, 33 - первый информационный вход блокируемого коммутатора магистрали, 34 - выход регист- ра прин того кода приказа. 35 - выход дешифратора, 36 - выходы группы магистральных усилителей-приемников, 37-40 - первый-четвертый управл ющие выходы блока управлени , 41 - второй информаци- онный вход блокируемого коммутатора магистрали , 42 и 43 - первый и второй выходы корректора состо ни , 44 - вход запрета блокируемого коммутатора магистрали, 45 - вход ошибки блока разр дов состо ни .

На фиг.2:46 - элемент И-НЕ, 47.1-47.М- магистральные элементы И-ИЛИ.

на фиг.З: 48.1-48,N - группа элементов И, 49 - элемент ИЛИ, 50 - элемент сложени  по модулю два.

на фиг.4: 51 - элемент сложени  по модулю два, 52 - элемент ИЛИ. 53 - элемент И, 54 - элемент сложени  по модулю два.

На фиг.5: 55 - триггер запуска, 56 - сдвиговый регистр, 57 - магистральный эле- мент, 58 - элемент задержки, 59 - узел магистрали управлени , 60 - узел блокировки,

61-формирователь управл ющих сигналов,

62- магистральный элемент И-ИЛИ, 63 - элемент задержки, 64 - элемент ИЛИ, 65 - элемент ИЛИ-НЕ. 66 - элемент ИЛИ, 67 - элемент И, 68, 69 - магистральные усилители-передатчики , 70, 71 - магистральные усилители-приемники, 72 - элемент ИЛИ, 73, 74 - элементы И, 75 - элемент сравне- ни , 76 - второй выход узла магистрали управлени .

На фиг.6; А устройство дл  сигнализации между процессорами в составе процессора с адресом О, В - устройство дл  сигнализации между процессорами в составе процессора с адресом 1.

Регистр 1 кода приказа (фиг.1) предназначен дл  приема и хранени  кода приказа, подлежащего выполнению. Занесение в ре- гистр 1 информации с входа 18 данных устройства выполн етс  по сигналу на входе 19 устройства. Код, запоминаемый в регистре 1, включает разр ды непосредственно кода приказа, разр д адреса процессора, кото- рому этот приказ направл етс , и контрольный , разр д нечетности всего кода.

Регистр 2 прин того кода приказа предназначен дл  приема и хранени  кода, поступающего на информационный вход регистра 2 через магистральные усилители- приемники 6с информационной магистрали 29 устройства.

На выходах дешифратора 3 формируетс  унитарный код с единичным сигналом

приказа в соответствующем входному коду разр де. Число реально используемых комбинаций из полного набора 2К, где k - разр дность кода приказа, не  вл етс  существенным в предлагаемом устройстве. Так. в команде СИГНАЛ ПРОЦЕССОРУ системы команд ЕС ЭВМ с восьмиразр дным кодом приказа реально используютс  только 12 приказов.

Регистр 4 битов состо ни  предназначен дл  приема и хранени  кода, поступающего на информационный вход регистра 4 через магистральные усилители-приемники 6 с информационной магистрали 29 устройства , Одну группу входов регистра 4 составл ют разр ды состо ни , поступающие непосредственно с магистрали. Другую группу входов составл ют разр д ошибки и контрольный разр д нечетности, сформированные корректором 10 состо ни .

Блок 5 контрол  предназначен дл  проверки входного кода по условию нечетности формировани  сигнала ошибки на выходе блока в случае невыполнени  этого услови .

В устройстве магистраль дл  двунаправленной передачи между процессорами организована с использованием магистральных элементов 559 серии. Группа магистральных усилителей-приемников 6 реализована на микросхемах 559ИП5.

Блок 7 управлени  предназначен дл  формировани  сигналов управлени  работой устройства и сигналов управлени  магистралью .

Блокируемый коммутатор 8 магистрали предназначен дл  передачи на информационную магистраль 29 устройства кода приказа с информационного входа коммутатора по сигналу на управл ющем входе или разр дов состо ни  с другого информационного входа коммутатора по сигналу на другом управл ющем входе. Кроме того, по нулевому сигналу на входе запрета на выходах блокируемого коммутатора 8 магистрали формируетс  нулевой код, удовлетвор ющий условию контрол  на нечет (с единичным контрольным разр дом).

Блок 9 разр дов состо ни  предназначен дл  формировани  кода, отражающего состо ние процессора, которому направлен приказ. Каждому действительному в данном устройстве приказу соответствует некоторый признак состо ни , например стоп, стоп по сбою и др. Конкретное определение приказа и соответствующего признака не  вл етс  существенным в данном устройстве и не рассматриваетс ., Код на выходе блока 9 разр дов состо ни  содержит разр ды состо ни  в ответ на действительные

приказы, разр д, определ ющий недействительный в двнном устройстве приказ, разр д ошибки прин того кода приказа и контрольный разр д дл  всего кода.

Корректор 10 состо ни  предназначен дл  формировани  сигнала ошибки при нарушении четности кода разр дов состо ни , прин того в устройство. Кроме того, в случае ошибки в коде разр дов состо ни  формируютс  единичный разр д ошибки и скорректированный соответственно контрольный разр д дл  запоминани  в регистре 4 битов состо ни .

Триггер 11 ошибки предназначен дл  запоминани  общего сигнала ошибки в прин том коде разр дов состо ни .

На инверсном выходе элемента 12 сложени  по модулю два формируетс  единичный сигнал ошибки, если в прин том коде приказа (на выходе регистра 2) нарушена четность.

В режиме разрешенного контрол  (единичный потенциал на входе 21 режима контрол  и первом входе элемента И 15) сигнал ошибки в прин том коде приказа с выхода элемента И 15 поступает на вход ошибки блока 9 разр дов состо ни  дл  формировани  соответствующего разр да состо ни  и на вход элемента И 16. Кроме того, в режиме разрешенного контрол  при обнаружении ошибки кода приказа в регистре 1 на выходе элемента И-НЕ 14 формируетс  низкий потенциал , поступающий на вход запрета блокируемого коммутатора 8 магистрали. При этом вместо ошибочного кода приказа в магистраль передаетс  нулевой код приказа с правильным контрольным разр дом. Таким образом, ошибка кода приказа в передающем процессоре не создает услови  прерывани  по машинной ошибке в принимающем процессоре. На выходе элемента И 16 формируетс  сигнал ошибки прин того кода приказа.

В блокируемом коммутаторе 8 магистрали (фиг.2) магистральные элементы И-ИЛИ реализованы на микросхемах 559ИП4.

В блоке 9 разр дов состо ни  (фиг.З) разр ды признаков состо ни  с входа 22 признаков подключены к первым входам элементов И 48.1-48.N.

Разр ды недействительных приказов с информационного входа подключены к входам элемента ИЛИ 49. на выходе которого формируетс  разр д недействительного приказа в код разр дов состо ни .

В корректоре 10 состо ни  (фиг.4) разр ды состо ни , разр д ошибки и контрольный разр д на вхдце корректора соединены с входами элемента 51 сложени  по модулю

два, на инверсном входе которого формируетс  единичный сигнал ошибки, если во входном коде нарушена четность. Кроме того, этот сигнал ошибки по ИЛИ смешива- 5 етс  с сигналом ошибки, прин тым по соответствующей разр дной шине из принимающего приказ процессора, и передаетс  по шине обобщенной ошибки на выход 43 корректора.

0Коррекци  контрольного разр да выполн етс  при наличии сигналов ошибок принимающего (соответствующа  разр дна  шина входа 36) и передающего приказ процессора (на выходе элемента 51 сложе5 ни  по модулю два).

В блоке 7 управлени  (фиг.5) по сигналу на входе 19 запуска устанавливаетс  в единичное состо ние триггер 55 запуска, выход которого соединен через магистральный

0 элемент 57 с выходом 26 блока управлени  и через элемент 58 задержки с информационным входом сдвигового регистра 56, син- хровход и вход сброса которого соединены . с соответствующими входами 23 и 24 блока.

5 На разр дных выходах сдвигового регистра 56 формируютс  потенциалы, задающие

развертку временной диаграммы работы устройства .

Первый разр д выхода сдвигового реги0 стра 56 соединен с входом магистрального элемента 68 в узле 5В магистрали управлени , входом элемента И 74 в формирователе 61 управл ющих сигналов и входом элемента ИЛИ 66 в узле 60 блокировки. Второй

5 разр д выхода сдвигового регистра 56 соединен с входом элемента ИЛИ 72 в узле 59 магистрали управлени  v, входом сброса триггера 55 запуска. Третий разр д выхода сдвигового регистра 56 соединен с вторым

0 входом элемента ИЛИ 72 в узле магистрали управлени , четвертым управл ющим выходом 40 блока управлени  и инверсным входом элемента И 74 в формирователе 61 управл ющих сигналов.

5 Узел 59 магистрали управлени  предназначен дл  формировани  сигналов управлени  магистралью и содержит два магистральных усилител -передатчика 68 и 69, два магистральных усилител -приемни0 ка70. 71 и элемент ИЛИ 72.

Рассмотрим работу устройства в системе с одним процессором (дл  определенно- .. сти адрес О) или в двухпроцессорной системе при сигнализации самому себе и

5 отсутствии ошибок. В исходном состо нии обнулены триггер 11 ошибки, а в блоке 7 управлени  триггер 55 запуска и сдвиговый регистр 56 (фиг.1. 5 и 7).

Если в устройстве сигнализаци  не запущена , т.е. на перзом-третьем магистральных управл ющих выходах 26-28 и входе 25 признака зан тости сформированы нулевые потенциалы, на выходе узла 60 блокировки независимо от адреса процессора на входе 20 адреса формируетс  единичный потен- циал, разрешающий сдвиг в регистре 56 нулевого потенциала с информационного входа.

По сигналу на входе 19 запуска устройства в регистр 1 кода приказа заноситс  информаци  с входа 18 данных устройства. Кроме того, в блоке 7 управлени  устанавливаетс  в единичное состо ние триггер 55 запуска, сигнал с выхода которого через магистральный усилитель-передатчик 57 передаетс  на первый магистральный управл ющий зыход 26 устройства, определ   тем самым признак зан тости магистрали .

Единичный потенциал с выхода тригге- ра 55 запуска через элемент 58 задержки поступает на информационный вход сдвигового регистра 56. Элемент 58 задержки вводитс  дл  согласовани  временных диаграмм работы св занных устройств. Длительность задержки (интервал t1) определ етс  конкретными физическими параметрами магистральных линий, не  вл етс  существенной в устройстве и поэтому не рассматриваетс .

Передним фронтом импульсов, поступающих на синхровход регистра 56 с сикхровхода 23 устройства, выполн етс  последовательное продвижение на пер- вый-третий разр ды выхода регистра 56 единичного потенциала с информационного входа, причем сигнал на третьем разр де выхода формируетс  на два такта позже относительно сигнала на втором разр де выхода .

Единичный потенциал с первого разр да выхода регистра 56 через магистральный усилитель-передатчик 68 выдаетс  на магистральный управл ющий выход 27 устройства дл  блокировани  возможного запускаразвертки временной диаграммы аналогичного устройства в св занном процессоре . По единичному значению второго разр да выхода регистра 56 сбрасываетс  триггер 55 запуска, нулевой потенциал с выхода которого через элемент 58 задержки , поступает на информационный вход регистра 56. На фиг.7 изображена задержка в четыре такта работы устройства. В интервале t2 от переднего фронта потенциала на первом разр де до переднего фронта потенциала на третьем разр де выхода регистра 56 на первом управл ющем выходе 37 блока управлени  формируетс  сигнал выдачи хода приказа, по которому на выход

блокируемого коммутатора 8 магистрали передаетс  код приказа и разр д адреса процессора , которому приказ направл етс  (О), с первого информационного входа 33 блокируемого коммутатора 8 магистрали (фиг.2). Если код в регистре 1 кода приказа не содержит ошибки (на выходе блока 5 контрол  сформирован нулевой потенциал), на выходе элемента И-НЕ 14 формируетс  единичный потенциал, который поступает на вход 44 запрета блокируемого коммутатора 8 магистрали, разреша  передачу кода с первого информационного входа 33. С выхода коммутатора 8 код приказа выдаетс  на информационную магистраль 29 и через группу магистральных усилителей-приемников 6 поступает на информационный вход регистра 2 прин того кода приказа, занесение в который выполн етс  по переднему фронту сигнала на втором управл ющем выходе 38 блока управлени  (формируетс  на выходе магистрального усилител -приемника 71 в интервале от переднего фронта потенциала на втором разр де выхода до заднего фронта потенциала на третьем разр де выхода регистра 56). Разр ды кода приказа с выхода регистра 2 прин того кода приказа поступают на вход дешифратора 3, с выходов которого сигналы действительных приказов поступают на входы соответствующих элементов И группы 13, и, если в прин том коде приказа не содержитс  ошибки (нулевой потенциал на инверсном выходе элемента 12 сложени  по модулю два, выходе 45 элемента И 15 и инверсных входах всех элементов И группы 13), передаетс  на выход 31 приказов устройства . Кроме того, сигналы приказов с выходов дешифратора 3 поступают на информационный вход блока 9 разр дов состо ни , в котором формируютс  разр ды состо ни  по значению признаков на соответствующем входе 22 устройства . Каждому действительному приказу поставлен в соответствие некоторый признак состо ни , он имеет единичное значение , в коде разр дов состо ни  на выходе блока 9 в соответствующем разр де формируетс  единичный потенциал. Кокретное определение приказов и соответствующих им признаков не  вл етс  существенным в предлагаемом устройстве и не рассматриваетс . Поскольку в прин том коде приказа ошибок не обнаружено (нулевой потенциал на выходе элемента И 15), в выходном коде блока 9 разр дов состо ни  формируетс  нулевой разр д ошибки. По сигналу выдачи битов состо ни  на третьем управл ющем выходе 39 блока 7 управлени  (фомируетс  в интервале t4 от фронта

потенциала на первом разр де до заднего фронта потенциала на третьем разр де выхода регистра 56) на выход блокируемого коммутатора 8 магистрали передаетс  код разр дов состо ни  с второго информационного входа 41. С выхода коммутатора код разр дов состо ни  передаетс  далее в информационную магистраль 29 и через группу магистральных усилителей-приемников 6 на группу входов регистра 4 битов состо ни  и вход корректора 10 состо ни . Поскольку в коде битов состо ни  сформирован нулевой разр д ошибки, то в корректоре 10 состо ни  (фиг.4) на шину контрольного разр да выхода через элемент 54 сложени  по модулю два передаетс  значение контрольного разр да с входа 36 без изменени . Одновременно выполн етс  проверка входного кода по условию нечетности. Если ошибок в коде разр дов состо ни  не обнаружено, на выходе 42 и разр дной шине ошибки выхода 43 формируютс  нулевые потенциалы. По заднему фронту сигнала на управл ющем выходе 40 блока 7 управлени  выполн етс  занесение кода в регистр 4 битов состо ни  и триггер 11 ошибки. С выхода регистра 4 битов состо ни  код разр дов состо ни  передаетс  на выход 30 данных устройства дл  дальней- шего анализа. Нулевой потенциал ошибки с {выхода триггера 11 ошибки передаетс  че- |рез элемент ИЛИ 17 на контрольный выход J32 устройства.

| Рассмотрим работу устройства при (наличии ошибок в разных контрольных точ- ках.

| Если ошибки обнаружены в коде прика- за до выдачи его в магистраль (на выходе регистра 1 кода приказа), то на выходе бло- |ка 5 контрол  формируетс  единичный сиг- |нал ошибки, который поступает на вход элемента И-НЕ 14, на выходе которого в режиме контрол  формируетс  нулевой потенциал запрета выдачи кода приказа. По нулевому потенциалу на входе 44 запрета на выходе 29 блокируемого коммутатора 8 магистрали формируетс  нулевой код при- каза с единичным контрольным разр дом. Нулевой код приказа (недействительный дл  устройства) запоминаетс  далее в регистре 2 прин того кода приказа, дешифрируетс  и вызывает формирование единичного потенциала на выходе элемента ИЛИ 49 в блоке 9 разр дов состо ни . |Код разр дов состо ни  с единичным разр дом недействительного кода приказа по сигналу на управл ющем выходе 39 блока 7 управлени  передаетс  через блокируемый коммутатор 8 магистрали на информационную магистраль 29. далее по сигналу на управл ющему выходе 40 блока управлени  запоминаетс  в регистре 4 битов состо ни , с выхода которого передаетс  на выход 30 данных устройства дл  анализа. Таким образом , ошибка в коде приказа (передающий процессор) в режиме контрол  не вызывает услови  формировани  машинной ошибки в принимающем процессоре.

Если ошибка обнаружена в прин том

0 коде приказа (на выходе регистра 2 прин того кода приказа), на инверсном выходе элемента 12 сложени  по модулю два формируетс  сигнал ошибки, который передаетс  на второй вход элемента И 15, и в режиме

5 контрол  по входу элемента И 16 в момент выдачи битов состо ни  (единичный сигнал на управл ющем выходе 39 блока управлени ) через элемент ИЛИ 17 передаетс  на контрольный выход 32 устройства. Кроме

0 того, единичным потенциалом с выхода элемента И 16, поступающим на инверсным входы элементов И группы 13, блокируетс  выдача сигналов приказов на выход 31 устройства , а также по сигналу с выхода эле5 мента И 15, поступающему на вход 45 ошибки блока 9 разр дов состо ни , в коде разр дов состо ни  формируетс  единичный разр д ошибки. Код разр дов состо ни  передаетс  через блокируемый

0 коммутаоор 8 магистрали на информационную магистраль 29 и далее через группу магистральных усилителей-приемников 6 на информационный вход регистра 4 битов состо ни  и на вход корректора 10.

5Если ошибок в прин том коде разр дов

состо ни  не обнаружено (нулевой потенциал на инверсном выходе элемента 51 сложени  по модулю два), он без изменени  запоминаетс  в регистре 4 битов состо ни 

0 по сигналу на четвертом управл ющем выходе 40 блока управлени  и передаетс  далее на выход 30 данных устройства дл  анализа.

Таким образом, если ошибка обнаруже5 на принимающим процессором в полученном коде приказа, выполнение приказов блокируетс , пославшему приказ процессору передаетс  сообщение об ошибке в соответствующем разр де битов состо ни , а

0 также формируетс  сигнал ошибки на контрольном выходе 32 в момент выдачи в информационную магистраль 29 разр дов состо ни .

Если ошибка обнаружена в прин том из

5 информационной магистрали коде разр дов состо ни  (формируетс  сигнал ошибки на выходе 42 корректора 10 состо ни ), то в разр де ошибки выхода 43 формируетс  единичный потенциал. Скорректированный код разр дов состо ни  запоминаетс  по

сигналу на управл ющем выходе 40 блока управлени  в регистре 4 и передаетс  на выход 30 данных дл  дальнейшего анализа. Кроме того, сигнал ошибки с выходе 42 корректора запоминаетс  в триггере 11 ошибки и передаетс  через элемент ИЛИ 17 на контрольный выход 32 устройства.

Рассмотрим работу устройства в двухпроцессорной системе при сигнализации процессора с адресом О (устройство А) процессору с адресом 1 (устройство В). По сигналу на входе 19 запуска устройства А (фиг.5, 6. 7) устанавливаетс  в единичное состо ние триггер 55 запуска, с выхода которого единичный потенциал через магист- ральный усилитель-передатчик 57 передаетс  на магистральный управл ющий выход 26 устройства А и поступает на магистральный вход 25 признака зан тости в устройстве В. По этому сигналу и единич- ному потенциалу на входе 20 адреса узел 60 блокировки устройства В формирует на выходе нулевой потенциал, запрещающий сдвиг в регистре 56, Так как в устройстве В не выполн етс  команда сигнализации (от- сутствует сигнал на выходе 19 запуска), на первом магистральном управл ющем выходе 26 и на выходах регистра 56 сформированы нулевые потенциалы. В устройстве А по нулевым потенциалам на входе 20 адреса и магистральном входе 25 признака зан тости узел 60 блокировки формирует на выходе единичный потенциал, разрешающий сдвиг в регистре 56.

Кроме того, по сигналу на входе 19 за- пуска устройства А в регистре 1 кода приказа запоминаютс  код приказа и единичный разр д адреса процессора, которому приказ направл етс . В интервале t2 (от переднего фронта сигнала на первом регистре до переднего фронта сигнала на третьем разр де выхода регистра 56) в устройстве А формируетс  сигнал выдачи кода приказа на первом управл ющем выходе 37 блока 7 управлени . Сигнал приема и дешифрации приказа формируетс  на выходе 28 узла 59 магистрали управлени  устройства А и через магистральные усилители-приемники 71 в узлах 59 магистрали управлени  устройств А и В передаетс  на управл ющие выходы 38 блоков 7.управлени  обоих устройств . По этим сигналам код приказа запоминаетс  в регистре 2 прин того кода приказа. Единичный разр д адреса процессора , которому направл етс  приказ с выхо- да регистра 2 прин того кода приказа, передаетс  на адресные входы блоков управлени .

В формирователе 61 управл ющих сигналов выполн етс  сравнение адресов передающего и принимающего приказ процессора . По результату сравнени  на управл ющем выходе 39 блока управлени  устройства В в интервале ta формируетс  сигнал выдачи битов состо ни . По этому сигналу код разр дов состо ни , сформированный на выходе блока 9 разр дов состо ни  устройства В, через блокируемый коммутатор 8 магистрали выдаетс  в информационную магистраль 29 и далее в устройстве А через группу магистральных усилителей-приемников 6 поступает на информационный вход регистра 4 битов состо ни , где запоминаетс  по сигналу на четвертом управл ющем выходе 40 блока 7 управлени . С выхода регистра 4 код разр дов состо ни ,полученный из устройства В, передаетс  на выход 30 данных устройства А дл  анализа, Кроме того, в интервале т.4 выдачи в магистраль 29 битов состо ни  в устройстве В на выходе элементов И группы 13 формируютс  сигналы приказов, если не обнаружено ошибок в прин том коде приказов (нулевой потенциал на инверсном выходе элемента 12 сложени  по модулю два).

Если в устройстве В обнаружена ошибка в прин том коде приказа, выдача сигналов приказов на выход 31 приказов блокируетс , в разр де ошибки кода разр дов состо ни  формируетс  единичный потенциал и на контрольный выход 32 передаетс  сигнал ошибки.

Если ошибка обнаружена в коде приказа до выдачи его в информационную магистраль (на выходе регистра 1 кода приказа устройства А), то на выходе элемента И-НЕ 14 формируетс  нулевой потенциал запрета выдачи кода приказа, по которому в информационную магистраль 29 передаетс  нулевой код приказа с правильным контрольнм разр дом. Нулевой код приказа в устройстве В воспринимаетс  как недействительный , блок 9 разр дов состо ни  формирует единичный потенциал в соответствующем разр де ошибки и передает сформированный таким образом код разр дов состо ни  в информационную магистраль, Никаких управл ющих воздействий в устройстве В в этом случае не вырабатываетс . Код разр дов состо ни  с индикацией об ошибке принимающего процессора в соответствующем разр де запоминаетс  в регистре 4 битов состо ни  устройства А и передаетс  на выход 30 данных дл  анализа.

Рассмотрим работу устройства в конф-. ликтной ситуации - одновременна  сигнализаци  обоих процессоров(фиг.5, 6. 8). При отсутствии сигнализации на выходах узлов 60 блокировки обоих устройств А и В независИмо от адреса сформированы единичные потенциалы, разрешающие сдвиг в регистpax

56 нулевых потенциалос информационных

входов. Предположим, что оба процессора сигнализируют одновременно, т.е. на первом магистральном управл ющем выходе 26 устройства А и. соответствующем

ему

магистральном входе 25 признака зан тос и устройства В. а также на первом маги- стральном управл ющем выходе 26 устройства В и соответствующем ему магистр

альном входе 25 признака зан тости устройства А сформированы единичные потэнциалы. Тогда в соответствии с приоритетом на выходе узла 60 блокировки устройства А единичный потенциал, разрешающий сдвиг в регистре 56. поддержива- етсн по цепи адреса (нулевой потенциал на первом адресном входе 20), а на выходе узла 60 блокировки устройства В формируетс  нулевой потенциал запрещающий в регистре 56. Таким образом, при вст ечной одновременной сигнализации первым запускаетс  устройство, вход щее в процессор с адресом О. На фиг.8 приведена диаграмма при одновременной сиг (ализации обоих процессоров друг другу (триказ О . и 1 ..). Пунктиром показана временна диаграмма дл  случа  одновременной сигнализации обоих процессоров самим себе (т.е. приказ и ).

i Блокировка развертки временной диаграммы в устройстве В обеспечиваетс  единичными потенциалами с магистрального вхо ;а 25 признака зан тости, затем сигналами на выходах магистральных усилите- лей приемников 70 и 71.

Запускразвертки начинаетс  через ин- терёал ts после сн ти  сигнала на магист- ра/ ьном управлением выходе 28. Дл1 тельность интервала t5 обеспечиваетс  эле лентом 63 задержки. Конкретное значение интервала времени между окончанием раз зертки временной диаграммы в одном уст юйстве и запуском ее в другом определ етс  физическими характеристиками магистральных линий, не  вл етс  сущест-юй в предлагаемом устройстве и не растриваетс . После запуска развертки

вен

сма

временной диаграммы в одном из устройств отрабатываетс  последовательность действий описанна  ранее.

При работе устройства в автоматическом режиме контрол  возникающие ошибки С борудовани  передающего процессора никэгда не вызывают ошибок в принимающем процессоре. Об ошибке оборудовани  принимающего процессора передающий процессор информируетс  соответствующей установкой битов состо ни . Возврат битов состо ни  с неправильной четкостью указывает, что скорее всего неисправна магистраль . В принимающем процессоре

ошибка в прин том коде приказа не вызывает выработки никаких исполнительных сигналов, формируетс  только сигнал ошибки . Таким образом, при использовании устройства обеспечиваетс  идентификаци 

возможного источника возникшей ошибки, при этом логические компоненты устройства (передающий и принимающий процессоры и магистраль) оказываютс  изолированы с точки зрени  распространени  ошибки, что позвол ет сохранить работоспособность исправных компонентов. Вместе с этим в устройстве сохранена возможность работы в режиме блокировки контрол , когда делаетс  попытка выдачи,

приема и выполнени  приказа, код которого сформирован или прин т с ошибкой. Использование устройства позвол ет также сократить обьем вспомогательного оборудовани  межпроцессорной магистрали - из

устройства исключены регистры промежуточного хранени , мультиплексоры и линии обратных св зей.

Claims (1)

1. Формула изобретени 

   Устройство дл  сигнализации между

   процессорами, содержащее регистр кода приказа, регистр прин того кода приказа, дешифратор, регистр битов состо ни , блок контрол , блок разр дов состо ни  и блок

   управлени , синхровход и вход сброса которого соединены с одноименными входами устройства, вход запуска которого соединен с входом запуска блока управлени  и входом записи регистра кода приказа,

   информационный вход и выход которого соединены с входом данных устройств и входом блока контрол  соответственно, выход регистра прин того кода приказа соединен с первым адресным входом блока управлени  и с информационным входом дешифратора , выход которого соединен с информационным входом блока разр дов состо ни , вход признаков которого соединен с одноименным входом устройства, выход регистра битов состо ни  соединен с выходом данных устройства, адресный вход блока управлени  соединен с входом задани  адреса устройства, первый и второй выходы блока управлени  соединены

   соответственно с синхровходами регистров прин того кода приказа и битов состо ни , вход запрета блока управлени  соединен с магистральным входом признака устройства , третий, первый, четвертый выходы блока управлени  соединены с соответствующими магистральными управл ющими выходами устройства, отличающеес  тем, что, с целью повышени  надежности и упрощени  устройства, в него дополнительно введены блокируемый коммутатор магист- рали, группа приемников, корректор состо ни , триггер ошибки, элемент сложени  по модулю два, группа элементов И, элемент И-НЕ, два элемента И, элемент ИЛИ. выход которого соединен с контрольным выходом устройства, первый информационный вход блокируемого коммутатора магистрали соединен с выходом регистра кода приказа, вход режима контрол  устройства соединен с первыми входами первого элемента И и элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом блока контрол  и входом запрета блокируемого коммутатора магистрали. выход которого поразр дно соединен с вы- ходом информационной магистрали устройства и с входами приемников группы, выходы которых соединены с соответствующими информационным входом регистра прин того кода приказа, первой информа- ционной группой входов регистра битов состо ни  и с информационным входом кооректора состо ни , первый и второй выходы которого соответственно соединены с

   .16

   информационным входом триггера ошибки и второй группой информационных входов регистра битов состо ни , синхровход которого соединен с синхровходом триггера ошибки и подключен к входу синхронизации устройства, вход сброса и выход триггера ошибки соответственно соединены с входом сброса устройства и первым входом элемента ИЛИ, выход блока разр дов состо ни  соединен с вторым информационным входом блокируемого коммутатора магистрали, первый и второй управл ющие входы которого соединены соответственно с третьим и четвертым выходами блока управлени , выход регистра прин того кода приказа соединен с входами элемента сложени  по модулю два, инверсный выход которого соединен с вторым входом первого элемента И, выход которого соединен с входом ошибки блока разр дов состо ни  и первым входом второго элемента И, второй вход и выход которого соединены соответственно с четвертым выходом блока управлени  и с вторым входом элемента ИЛИ и инверсными входами элементов И группы, пр мые входы и выходы которых соединены с выходами дешифратора и выходами приказов устройства соответственно .

   гТ7

   ЈS &

   Lffi

   W

   /

   /

   /ff

   /

   9Ј

   /

   M 9V

   Z9#SC /

   /-ffV

   ZZ

   t OEACBL

   V ЈЈ

   f

   c