RU2007030C1 - Дешифратор - Google Patents
Дешифратор Download PDFInfo
- Publication number
- RU2007030C1 RU2007030C1 SU4871021A RU2007030C1 RU 2007030 C1 RU2007030 C1 RU 2007030C1 SU 4871021 A SU4871021 A SU 4871021A RU 2007030 C1 RU2007030 C1 RU 2007030C1
- Authority
- RU
- Russia
- Prior art keywords
- decoder
- input
- output
- outputs
- signal
- Prior art date
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
Abstract
Изобретение относится к технике формирования цифровых унитарных сигналов, в частности к устройствам дешифрации. Дешифратор позволяет повысить достоверность выдаваемых сигналов. Входной регистр 1 содержит n разрядов, выходы которых соединены с соответствующими информационными входами декодера 2, и два дополнительных разряда, выходы которых соединены с первым и вторым входами элемента ИМПЛИКАЦИЯ 3. Выход последнего подключен к входу первого элемента 4 задержки, выход которого соединен с входом блокировки декодера 2 и входом второго элемента 5 задержки, выход которого является контрольным выходом дешифратора. Такое соединение элементов повышает достоверность выходных информационных сигналов дешифратора за счет блокировки декодера 2. 1 ил.
Description
Изобретение относится к технике формирования цифровых унитарных сигналов, в частности к устройствам дешифрации.
Известен дешифратор, содержащий входной регистр, декодер и устройство для контроля дешифратора [1] .
Недостаток этого дешифратора состоит в сложности его схемы.
Наиболее близким к предлагаемому дешифратору является устройство [2] , содержащее входной регистр, информационный вход которого является входом дешифратора, причем выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора.
Недостаток этого устройства состоит в том, что при возникновении сбоев в передающем или приемном устройстве дешифратор формирует неправильный выходной сигнал.
Цель изобретения - повышение достоверности дешифратора.
Сущность изобретения состоит в том, что в дешифратор, содержащий входной регистр, информационный вход которого является входом дешифратора, причем выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора, введены элемент ИМПЛИКАЦИЯ и элементы задержки, при этом входной регистр содержит дополнительно два разряда на установку кода "01", выходы которых соединены соответственно с первым и вторым входами элемента ИМПЛИКАЦИЯ, выход которого соединен через первый элемент задержки с входом блокировки декодера и входом второго элемента задержки, выход которого является контрольным выходом дешифратора.
На чертеже представлена схема дешифратора.
Выходы первого - n-го разрядов входного регистра 1 соединены с соответствующими входами декодера 2, выход (n + 1)-го разряда соединен с первым входом элемента ИМПЛИКАЦИЯ 3, второй вход которого соединен с выходом (n + 2)-го разряда. Выход элемента ИМПЛИКАЦИЯ подключен к входу первого элемента 4 задержки, выход которого соединен с входом блокировки декодера 2 и входом второго элемента 5 задержки, выход которого является контрольным выходом 6 дешифратора.
Дешифратор работает следующим образом.
Пусть на вход входного регистра 1 поступает управляющее слово SК с элементами кода Sj (j = 1,2, . . . , n + 2), где n - число разрядов входного регистра, преобразуемых в выходные сигналы). Выходные сигналы входного регистра 1 rl (l = 1,2, . . . , n) поступают на соответствующие входы декодера 2, на выходе которого формируются сигналы Ki (i = 1,2, . . . , 2n). Выходные сигналы rn+1 и rn+2 входного регистра 1 подаются на первый и второй входы элемента ИМПЛИКАЦИЯ 3.
Пусть управляющее слово SК формируется таким образом, что его элементы кода Sn+1 = 0 и Sn+2 = 1. Тогда при правильной работе передающего и приемного устройств rn+1 = 0 и rn+2 = 1. В это случае выходной сигнал R элемента ИМПЛИКАЦИЯ 3 равен нулю и выходной сигнал Rв первого элемента 4 задержки также равен нулю. Если R = 0, то выходные сигналы Ki декодера 2 формируются согласно входному коду с элементами кода rl. Если сигнал rn+1 = 1 или rn+2 = 0, то сигнал R = 1. Этот сигнал через первый элемент 4 задержки на выключение блокирует выходные сигналы Ki декодера 2 и запускает второй элемент 5 задержки, который по истечении времени τ3 формирует на своем выходе 6 сигнал неисправности N = 1 (τ3 - время задержки элемента 5). Таким образом, при правильной работе (rn+2 = 1, rn+1 = 0, сигналы R = 0, Rв = 0, N = 0) отсутствует блокировка выходных сигналов Ki. При неправильной работе (rn+1 = 1 или rn+2 = 0, сигналы R = 1, Rв = 1, N = 1) осуществляется блокировка выходных сигналов Ki и формируется контрольный сигнал неисправности N = 1.
Рассмотрим работу дешифратора при возможных отказах передающего или приемного устройства входного регистра.
Пусть отказало передающее или приемное устройство таким образом, что входной регистр 1 все элементы кода Sj воспринимает в виде Sj = 1. В этом случае Sj = rj = 1, элемент ИМПЛИКАЦИЯ 3 формирует сигнал R = 1, первый элемент 4 задержки формирует сигнал Rв = 1, а второй элемент 5 задержки формирует контрольный сигнал неисправности N = 1. Одновременно сигнал Rв = 1 осуществляет блокировку выходных сигналов Ki декодера 2.
Пусть отказало передающее или приемное устройство таким образом, что входной регистр 1 воспринимает элементы кода в виде Sj = 0. В этом случае Sj = rj = 0, сигналы R = 1, Rв = 1, N = 1. Сигнал Rв = 1 осуществляет блокировку выходных сигналов Ki, а второй элемент задержки формирует контрольный сигнал неисправности N = 1.
Передача управляющего слова SК производится в условиях действиях помех. При это формирование Sj = 0 или Sj = 1 равновероятно и не зависит от передаваемого кода. В этом случае вероятность записи информации Sj = 0 или Sj = 1 равна
Pj = 0,5. (1)
Вероятность записи Р01 кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 определяется равенство
Р01 = Pj . Pj = 0,25. (2)
Случайное событие считают достоверны, если вероятность его появления Рд > 0,9. В рассматриваемом случае вероятность формирования достоверного сигнала R = 1, характеризующего наличие сбоя при передаче информации, равна
PR = 1 - Р01 = 0,75. (3)
Определяют вероятность записи кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 двумя управляющими словами SК, следующими друг за другом. Эта вероятность равна
Р01 1 = Р01 2 = 0,0625. (4)
Если время передачи одного управляющего слова равно Тс, то при осуществлении задержки заднего фронта сигнала Rв = 1 на время 2Тс вероятность формирования сигнала Rв = 0 (необнаружение сбоев при передаче информации) равна Р01 1. Тогда при времени задержки первого элемента 4 задержки τв = 2Тс вероятность формирования достоверных сигналов Rв = 1 и N = 1 равна
PN = 1 - Р01' = 0,9375 > Рд. (5)
В рассматриваемых условиях действия помех сигнал Rв = 1 существует непрерывно в течение всего времени до тех пор, пока при передаче трех следующих друг за другом управляющих слов элементы кода Sn+1 = 0 и Sn+2 = 1. Вероятность такого события равна
Р01" = Р01 3 = 0,016. (6)
Иначе говоря, пребывание сигнала Rв = 1 возможно один раз в течение времени передачи 64 управляющих слов, что непосредственно следует из выражения (6). Если задержку τ3 второго элемента 5 второго элемента 5 задержки выбрать в пределах
5Тс ≅τ3≅ 63Тс,
а задержка τв = 2Тс, то достоверная блокировка выходных сигналов Ki и сигнал неисправности N = 1 формируются с вероятностью PN = 0,9375.
Pj = 0,5. (1)
Вероятность записи Р01 кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 определяется равенство
Р01 = Pj . Pj = 0,25. (2)
Случайное событие считают достоверны, если вероятность его появления Рд > 0,9. В рассматриваемом случае вероятность формирования достоверного сигнала R = 1, характеризующего наличие сбоя при передаче информации, равна
PR = 1 - Р01 = 0,75. (3)
Определяют вероятность записи кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 двумя управляющими словами SК, следующими друг за другом. Эта вероятность равна
Р01 1 = Р01 2 = 0,0625. (4)
Если время передачи одного управляющего слова равно Тс, то при осуществлении задержки заднего фронта сигнала Rв = 1 на время 2Тс вероятность формирования сигнала Rв = 0 (необнаружение сбоев при передаче информации) равна Р01 1. Тогда при времени задержки первого элемента 4 задержки τв = 2Тс вероятность формирования достоверных сигналов Rв = 1 и N = 1 равна
PN = 1 - Р01' = 0,9375 > Рд. (5)
В рассматриваемых условиях действия помех сигнал Rв = 1 существует непрерывно в течение всего времени до тех пор, пока при передаче трех следующих друг за другом управляющих слов элементы кода Sn+1 = 0 и Sn+2 = 1. Вероятность такого события равна
Р01" = Р01 3 = 0,016. (6)
Иначе говоря, пребывание сигнала Rв = 1 возможно один раз в течение времени передачи 64 управляющих слов, что непосредственно следует из выражения (6). Если задержку τ3 второго элемента 5 второго элемента 5 задержки выбрать в пределах
5Тс ≅τ3≅ 63Тс,
а задержка τв = 2Тс, то достоверная блокировка выходных сигналов Ki и сигнал неисправности N = 1 формируются с вероятностью PN = 0,9375.
При единичных случайных сбоях в передаче управляющих слов Sк время существования сигнала Rв = 1 меньше 5Тс. В этом случае производится блокировка выходных сигналов Ki, формирование контрольного сигнала неисправности не осуществляется.
Оценивают достоверность выдачи выходных сигналов Ki известным дешифратором, Считают, что содержание управляющего слова SК может быть произвольным, а правильный выходной сигнал должен быть единственным. Вероятность выдачи правильного сигнала Ki известным устройством равна
P′= (1/2)n
Например, при n = 3, P' = 0,125, а вероятность выдачи правильного сигнала рассматриваемым дешифратором определяется выражением (5) и равна 0,9373. (56) 1. Авторское свидетельство СССР N 1494006, кл. G 06 F 11/00, 1986.
2. Клингман. Проектирование специализированных микропроцессорных систем. М. : Мир, 1985, с. 31, рис. 1.19.
P′= (1/2)n
Например, при n = 3, P' = 0,125, а вероятность выдачи правильного сигнала рассматриваемым дешифратором определяется выражением (5) и равна 0,9373. (56) 1. Авторское свидетельство СССР N 1494006, кл. G 06 F 11/00, 1986.
2. Клингман. Проектирование специализированных микропроцессорных систем. М. : Мир, 1985, с. 31, рис. 1.19.
Claims (1)
- ДЕШИФРАТОР, содержащий входной регистр, информационный вход которого является входом дешифратора, выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора, отличающийся тем, что, с целью повышения достоверности дешифратора, в него введены элемент ИМПЛИКАЦИЯ и элементы задержки, входной регистр содержит дополнительно два разряда на установку кода "01", выходы которых соединены соответственно с первым и вторым входами элемента ИМПЛИКАЦИЯ, выход которого соединен через первый элемент задержки с входом блокировки декодера и входом второго элемента задержки, выход которого является контрольным выходом дешифратора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4871021 RU2007030C1 (ru) | 1990-08-08 | 1990-08-08 | Дешифратор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4871021 RU2007030C1 (ru) | 1990-08-08 | 1990-08-08 | Дешифратор |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2007030C1 true RU2007030C1 (ru) | 1994-01-30 |
Family
ID=21538732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4871021 RU2007030C1 (ru) | 1990-08-08 | 1990-08-08 | Дешифратор |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2007030C1 (ru) |
-
1990
- 1990-08-08 RU SU4871021 patent/RU2007030C1/ru not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0335547B1 (en) | A metastable prevention circuit | |
GB1588779A (en) | Clock circuitry for computers | |
GB1036326A (en) | A delay time control system for a data transmission system | |
RU2007030C1 (ru) | Дешифратор | |
US5306959A (en) | Electrical circuit for generating pulse strings | |
US4251884A (en) | Parity circuits | |
US4355398A (en) | Real time clock recovery circuit | |
US2884615A (en) | Pulse coded signal separator | |
US5469476A (en) | Circuit and method for filtering voltage spikes | |
US5012493A (en) | Phase difference-adjusting circuit | |
US4747106A (en) | Parity checker circuit | |
RU1837304C (ru) | Устройство дл сигнализации между процессорами | |
KR940008244Y1 (ko) | 비식스제트에스(b6zs) 코딩 에러 검출회로 | |
US3613015A (en) | Binary digital data detection system | |
SU1381566A2 (ru) | Устройство дл приема и обработки шумоподобных сигналов | |
SU1223392A2 (ru) | Регенератор дискретных сигналов | |
SU842791A1 (ru) | Устройство дл сравнени чисел | |
SU930615A2 (ru) | Формирователь одиночного импульса | |
RU2006955C1 (ru) | Система дистанционного управления объектами | |
SU501491A2 (ru) | Устройство дл определени достоверности информации,передаваемой циклическим кодом | |
SU884094A1 (ru) | Генератор серии импульсов | |
SU617845A1 (ru) | Устройство контрол двоичного счетчика | |
JPS612440A (ja) | 並列デ−タ伝送装置 | |
SU974590A1 (ru) | Триггерное устройство с устранением сбоев | |
JPS6444648A (en) | Malfunction preventing circuit for serial signal transmission system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20070809 |