JPS612440A - 並列デ−タ伝送装置 - Google Patents
並列デ−タ伝送装置Info
- Publication number
- JPS612440A JPS612440A JP12309084A JP12309084A JPS612440A JP S612440 A JPS612440 A JP S612440A JP 12309084 A JP12309084 A JP 12309084A JP 12309084 A JP12309084 A JP 12309084A JP S612440 A JPS612440 A JP S612440A
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- Japan
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- latch circuit
- signal
- data
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ送信装置からデータ受信装置に対しビ
ット並列の形のディジタル信号を伝送する並列データ伝
送装置に関するものである。
ット並列の形のディジタル信号を伝送する並列データ伝
送装置に関するものである。
第１図は従来の装置を示すブロック図、図において（１
）はデータ送信装置、（２）はパリティ生成回路、（３
１は同期タイミング発生回路、（４１はラッチ回路、（
５）は遅延回路、＋６１ Ｖｉドライブ回路、（７）は
データ信号線路、（８）はパリティ信号線路、（９）は
同期タイミング信号線路、α１）はレシーブ回路、（６
）は受信側ラッチ回路、（１□□□は受信側パリティ生
成回路、０はエクスクル−シブオアゲートである。
）はデータ送信装置、（２）はパリティ生成回路、（３
１は同期タイミング発生回路、（４１はラッチ回路、（
５）は遅延回路、＋６１ Ｖｉドライブ回路、（７）は
データ信号線路、（８）はパリティ信号線路、（９）は
同期タイミング信号線路、α１）はレシーブ回路、（６
）は受信側ラッチ回路、（１□□□は受信側パリティ生
成回路、０はエクスクル−シブオアゲートである。
入力データ信号はビット並列の形で１データを構成する
ｎビットがラッチ回路（４１の各入力端子に接続され、
ｎビットのデータ信号からパリティ生成回路（２；によ
って生成されたパリティビットはラッチ回路（４１のパ
リティ信号入力端子に接続される。
ｎビットがラッチ回路（４１の各入力端子に接続され、
ｎビットのデータ信号からパリティ生成回路（２；によ
って生成されたパリティビットはラッチ回路（４１のパ
リティ信号入力端子に接続される。
同期タイミング発生回路（３）は所定のサンプリング周
期で同期タイミング信号を発生し、同期タイミング信号
がラッチ回路（４１に入力された時点においてラッチ回
路（４１の各入力端子に接続されている信号がラッチ回
路（４）に書込まれラッチ回路（４１各出力端子に現わ
れ、ドライブ回路（６１を経てデータ信号はデータ信号
線路（７）によυ、パリティ信号はパリティ信号線路（
８１によシ伝送される。一方、同期タイミング信号は遅
延回路（５）によシ所定時間の遅延が与えられた後、ド
ライブ回路（６）を経て同期タイミング信号線路（９）
によシ伝送される。
期で同期タイミング信号を発生し、同期タイミング信号
がラッチ回路（４１に入力された時点においてラッチ回
路（４１の各入力端子に接続されている信号がラッチ回
路（４）に書込まれラッチ回路（４１各出力端子に現わ
れ、ドライブ回路（６１を経てデータ信号はデータ信号
線路（７）によυ、パリティ信号はパリティ信号線路（
８１によシ伝送される。一方、同期タイミング信号は遅
延回路（５）によシ所定時間の遅延が与えられた後、ド
ライブ回路（６）を経て同期タイミング信号線路（９）
によシ伝送される。
線路（７１、’＋８＋ 、 （９１により伝送された信
号はレシーブ回路（１１１を経て、線路＋７１ 、１８
１によって伝送された各ビットは受信側ラッチ回路（６
）の各入力端子に接続され、上記遅延回路（５）で所定
時間遅蝉した上線路（９）で伝送されたタイミング信号
が受信側ラッチ回路（６）に入力された時点で、ラッチ
回路（６）の各入力端子の信号がラッチ回路αつに書込
まれ、線路（７１で伝送された信号は出力データ信号と
なり、この出力データ信号からパリティ生成回路（１３
によって生成されたパリティ信号の論理と、線路；８）
で伝送されたパリティ信号の論理とが比較され、互に異
なる場合はエクスクルーシブオアゲー） ０４から誤り
信号が出力される。
号はレシーブ回路（１１１を経て、線路＋７１ 、１８
１によって伝送された各ビットは受信側ラッチ回路（６
）の各入力端子に接続され、上記遅延回路（５）で所定
時間遅蝉した上線路（９）で伝送されたタイミング信号
が受信側ラッチ回路（６）に入力された時点で、ラッチ
回路（６）の各入力端子の信号がラッチ回路αつに書込
まれ、線路（７１で伝送された信号は出力データ信号と
なり、この出力データ信号からパリティ生成回路（１３
によって生成されたパリティ信号の論理と、線路；８）
で伝送されたパリティ信号の論理とが比較され、互に異
なる場合はエクスクルーシブオアゲー） ０４から誤り
信号が出力される。
従来の装置は以上のように構成されているのでデータ信
号、パリティ信号を伝送す、る線路ｔｅｌ 、 １８＋
の他に同期タイミング線路（９）が必要となりその分だ
け建設費、保守費がかさむという欠点がある。
号、パリティ信号を伝送す、る線路ｔｅｌ 、 １８＋
の他に同期タイミング線路（９）が必要となりその分だ
け建設費、保守費がかさむという欠点がある。
特に、パリティチェックをしてなくて従ってパリティ信
号伝送線路を備えてない伝送装置に対し、新にパリティ
チェック機能を追加するような場合、伝送線路の本数の
制限の為に機能追加ができないという問題が生じる場合
があった。
号伝送線路を備えてない伝送装置に対し、新にパリティ
チェック機能を追加するような場合、伝送線路の本数の
制限の為に機能追加ができないという問題が生じる場合
があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、データ送信装置側
でデータ信号とパリティ信号とを合せたビットのうちで
少くとも１つのビットの論理がデータごとに変化するよ
うにして送出し、データ受信装置側ではこの論理が変化
するビットの論理変化点を検出することによって独立し
て同期タイミング信号を発生して、同期タイミング信号
の伝送を不必要にした。そのため、データ送信装置側で
送出するデータ信号のビットパターンが変化しない場合
はパリティ信号のビットの論理を反転して送出し、この
反転したパリティ信号をデータ受信装置側で旧に復する
ようにした。
めになされたもので、この発明では、データ送信装置側
でデータ信号とパリティ信号とを合せたビットのうちで
少くとも１つのビットの論理がデータごとに変化するよ
うにして送出し、データ受信装置側ではこの論理が変化
するビットの論理変化点を検出することによって独立し
て同期タイミング信号を発生して、同期タイミング信号
の伝送を不必要にした。そのため、データ送信装置側で
送出するデータ信号のビットパターンが変化しない場合
はパリティ信号のビットの論理を反転して送出し、この
反転したパリティ信号をデータ受信装置側で旧に復する
ようにした。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図であって
、第２図（ａｌはデータ送信装置、同図（ｂ）はデータ
受信装置を示す。
、第２図（ａｌはデータ送信装置、同図（ｂ）はデータ
受信装置を示す。
第２図において第１図と同一符号は同−又は相当部分を
示し、（１５）、（１６）はそれぞれエクスクル−シブ
オアゲート、１７）はオアゲート、（１８）はインバー
タ、（１９）は選択回路、（２０）、（２１）はそれぞ
れエクスクル−シブオアゲート、（２２）はオアゲート
、（２３）は受信側インバータ、（２４）は選択回路、
（２５） 、 （２６）、 （２７）はそれぞれ単安定
マルチバイブレータ、（２８）はオアゲート、（２９）
は遅延回路である。
示し、（１５）、（１６）はそれぞれエクスクル−シブ
オアゲート、１７）はオアゲート、（１８）はインバー
タ、（１９）は選択回路、（２０）、（２１）はそれぞ
れエクスクル−シブオアゲート、（２２）はオアゲート
、（２３）は受信側インバータ、（２４）は選択回路、
（２５） 、 （２６）、 （２７）はそれぞれ単安定
マルチバイブレータ、（２８）はオアゲート、（２９）
は遅延回路である。
入力データ信号の各ビットがラッチ回路の各入力端子に
接続されることは第１図の場合と同様であるが、パリテ
ィ生成回路（２）の出力のパリティ信号は選択回路α９
に入力され、選択回路Ｈの出力がラッチ回路（４１のパ
リティ信号入力端子に接続される。また、ラッチ回路（
４１に記憶されているパリティ信号はインバータ（１８
）で論理を反転されて選択回路（１９）に入力される。
接続されることは第１図の場合と同様であるが、パリテ
ィ生成回路（２）の出力のパリティ信号は選択回路α９
に入力され、選択回路Ｈの出力がラッチ回路（４１のパ
リティ信号入力端子に接続される。また、ラッチ回路（
４１に記憶されているパリティ信号はインバータ（１８
）で論理を反転されて選択回路（１９）に入力される。
エクスクル−シブオアゲート（，１５）、・・・（１６
）及びオアゲート（１７）により、ラッチ回路（４１の
出力ビットパターンとその入力ビットパターン（この入
力が次のタイミング信号時点でラッチ回路（４１に書込
まれて次の出力ビットパターンとなる）との一致を検出
し、不一致の場合、オアゲート（１７）から論理「１」
の信号を出して選択回路（１９）を制御し、パリティ生
成回路（２）の出力をラッチ回路（４１に入力し、両方
のビットパターンが完全に一致しエクスクル−シブオア
ゲート（１５）、・・・（１６）のいずれもから論理「
０」が出力される時だけ、オアゲート（１７）から論理
「０」の信号を出して選択回路（１９）を制御し、イン
バータ（１８）の出力をラッチ回路（４）に入力する。
）及びオアゲート（１７）により、ラッチ回路（４１の
出力ビットパターンとその入力ビットパターン（この入
力が次のタイミング信号時点でラッチ回路（４１に書込
まれて次の出力ビットパターンとなる）との一致を検出
し、不一致の場合、オアゲート（１７）から論理「１」
の信号を出して選択回路（１９）を制御し、パリティ生
成回路（２）の出力をラッチ回路（４１に入力し、両方
のビットパターンが完全に一致しエクスクル−シブオア
ゲート（１５）、・・・（１６）のいずれもから論理「
０」が出力される時だけ、オアゲート（１７）から論理
「０」の信号を出して選択回路（１９）を制御し、イン
バータ（１８）の出力をラッチ回路（４）に入力する。
したがって、ラッチ回路（４１の出力はデータごとに必
ず少くとも１ビットだけは論理が変化する。
ず少くとも１ビットだけは論理が変化する。
第１図の場合と同様、ラッチ（ロ）路（４１の出力のデ
ータ信号はデータ信号線路（７）により、パリティ信号
はパリティ信号線路（８）により伝送され、レシーブ回
路（１１）を経て受信側ラッチ回路（１２）に入力され
る。
ータ信号はデータ信号線路（７）により、パリティ信号
はパリティ信号線路（８）により伝送され、レシーブ回
路（１１）を経て受信側ラッチ回路（１２）に入力され
る。
エクスクルーシブオアゲー）（２０）、・・・（２１）
。
。
オアグー） （２２）の回路では受信側ラッチ回［１２
）の出力側のデータ信号と入力側のデータ信号（次のタ
イミング信号によってこの入力側のデータ信号が出力側
のデータ信号となる）のビットパターンを比較し、両者
が完全に一致しているときはデータ送信装置（１）側に
おいてパリティ信号のビットの論理を反転して送出した
ことを知シ、選択回路（２４）を制御して次にラッチ回
路（１２）に入力されるパリティ信号のビットの論理を
再反転してもとの正しい論理に復する。
）の出力側のデータ信号と入力側のデータ信号（次のタ
イミング信号によってこの入力側のデータ信号が出力側
のデータ信号となる）のビットパターンを比較し、両者
が完全に一致しているときはデータ送信装置（１）側に
おいてパリティ信号のビットの論理を反転して送出した
ことを知シ、選択回路（２４）を制御して次にラッチ回
路（１２）に入力されるパリティ信号のビットの論理を
再反転してもとの正しい論理に復する。
レシーブ回路（１１）の出力ビットのうちの少くとも１
ビットはデータの変更点で論理が変化するので、との論
理変化点により単安定マルチバイブレータ（２５）、・
・・（２６）、（２７）のうち少くとも１つｔトリガし
て同期タイミング信号を再生し、オアゲート（２８）、
遅延回路（２９） Ｋｌてラッチ回路（１２）への書込
みを制御する。
ビットはデータの変更点で論理が変化するので、との論
理変化点により単安定マルチバイブレータ（２５）、・
・・（２６）、（２７）のうち少くとも１つｔトリガし
て同期タイミング信号を再生し、オアゲート（２８）、
遅延回路（２９） Ｋｌてラッチ回路（１２）への書込
みを制御する。
パリティ生成回路（１３） 、エクスクル−シブオアゲ
ート（１４）の動作は第１図の場合と同様である。
ート（１４）の動作は第１図の場合と同様である。
第２図に示す装置は第１図に示す装置に比して装置構成
回路が増加しているが、簡単なロジック回路であるため
ＬＳＩ化に適しており、構成回路の増加によるコストの
増加は僅少である。
回路が増加しているが、簡単なロジック回路であるため
ＬＳＩ化に適しており、構成回路の増加によるコストの
増加は僅少である。
なお、第２図の回路は一実施例を示したもので、同様な
機能の他の回路で置換えても何等差支えない。
機能の他の回路で置換えても何等差支えない。
以上のようにこの発明によれば、同期タイミング信号を
独立した線路を設けて伝送する必要がなくなり、伝送線
路の布設、保守の費用を低減することができる。
独立した線路を設けて伝送する必要がなくなり、伝送線
路の布設、保守の費用を低減することができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 ｉｌ＋・・・データ送信装置、＋２１・・・パリティ生
成回路、（３）・・・同期タイミング発生回路、（４：
・・・ラッチ回路、（７）・・・データ信号線路、）８
；・・・パリティ信号線路、（１０）・・・データ受信
装置、（１２）・・・受信側ラッチ回路、（１８）・・
・インバータ、（１９）・・・選択回路、（２３）・・
・受信側インバータ、（２４）・・・受信側選択回路、
（２９）・・・遅延回路。 尚、各図中同一符号は同−又は相当部分を示す。
明の一実施例を示すブロック図である。 ｉｌ＋・・・データ送信装置、＋２１・・・パリティ生
成回路、（３）・・・同期タイミング発生回路、（４：
・・・ラッチ回路、（７）・・・データ信号線路、）８
；・・・パリティ信号線路、（１０）・・・データ受信
装置、（１２）・・・受信側ラッチ回路、（１８）・・
・インバータ、（１９）・・・選択回路、（２３）・・
・受信側インバータ、（２４）・・・受信側選択回路、
（２９）・・・遅延回路。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 データ送信装置からデータ受信装置に対しビット並列の
形のディジタル信号を伝送する並列データ伝送装置にお
いて、 データ送信装置の入力データ信号から１入力データに対
し１ビットのパリティ信号を生成するパリティ生成回路
、 上記入力データ信号とこのデータ信号に対応する１ビッ
トのパリティ信号とが入力されて１時記憶されるデータ
送信装置側のラッチ回路、 このラッチ回路への書込みのタイミングを制御する同期
タイミング発生回路、 上記ラッチ回路の記憶するパリティ信号の論理を反転す
るインバータ、 このインバータの出力及び上記パリティ生成回路の出力
を入力し、この２入力のうちのいずれか１方を選んで上
記ラッチ回路のパリティ信号入力とする選択回路、 上記ラッチ回路の出力のデータ信号と、このラッチ回路
に次のタイミングにおいて書込まれる上記入力データ信
号とのビットパターンが完全に一致することが検出され
た場合、上記選択回路が上記インバータの出力を選択し
て上記ラッチ回路に入力するよう制御する手段、 上記ラッチ回路の出力のデータ信号及びパリティ信号を
それぞれデータ信号線路及びパリティ信号線路を経てデ
ータ受信装置に伝送する手段、データ受信装置に伝送さ
れたデータ信号とこのデータ信号に対応する１ビットの
パリティ信号とが入力されて一時記憶される受信側ラッ
チ回路、この受信側ラッチ回路の記憶するパリティ信号
の論理を反転する受信側インバータ、 この受信側インバータの出力及び上記パリティ信号線路
によって伝送された信号を入力しこの２入力のうちのい
ずれか１方を選んで上記受信側ラッチ回路のパリティ信
号入力とする選択回路、上記受信側ラッチ回路の出力の
データ信号と、この受信側ラッチ回路に次のタイミング
において書込まれる上記データ信号線路によって伝送さ
れたデータ信号とのビットパターンが完全に一致するこ
とが検出された場合上記受信側選択回路が上記受信側イ
ンバータの出力を選択して上記受信側ラッチ回路に入力
するよう制御する手段、 上記データ信号線路及び上記パリティ信号線路によって
伝送された各ビットと上記受信側ラッチ回路の出力の対
応する各ビットとを比較し、いずれかの対応ビットの論
理が互に反転したものとなった時点から所定の遅延時間
の後上記受信側ラッチ回路の入力を当該ラッチ回路に書
込むよう制御する手段を備えたことを特徴とする並列デ
ータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12309084A JPS612440A (ja) | 1984-06-15 | 1984-06-15 | 並列デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12309084A JPS612440A (ja) | 1984-06-15 | 1984-06-15 | 並列デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS612440A true JPS612440A (ja) | 1986-01-08 |
Family
ID=14851956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12309084A Pending JPS612440A (ja) | 1984-06-15 | 1984-06-15 | 並列デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308479A (en) * | 1989-05-26 | 1994-05-03 | Isamu Iwai | Sewage disposal apparatus employing circulating filter media |
| US5387335A (en) * | 1990-11-21 | 1995-02-07 | Iwai; Isamu | Filter circulating type sewage disposal apparatus |
| JP2008017175A (ja) * | 2006-07-06 | 2008-01-24 | Ricoh Co Ltd | データ処理装置 |
-
1984
- 1984-06-15 JP JP12309084A patent/JPS612440A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308479A (en) * | 1989-05-26 | 1994-05-03 | Isamu Iwai | Sewage disposal apparatus employing circulating filter media |
| US5387335A (en) * | 1990-11-21 | 1995-02-07 | Iwai; Isamu | Filter circulating type sewage disposal apparatus |
| JP2008017175A (ja) * | 2006-07-06 | 2008-01-24 | Ricoh Co Ltd | データ処理装置 |
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