JPH06105920B2 - 送信デ−タ作成装置 - Google Patents
送信デ−タ作成装置Info
- Publication number
- JPH06105920B2 JPH06105920B2 JP59222971A JP22297184A JPH06105920B2 JP H06105920 B2 JPH06105920 B2 JP H06105920B2 JP 59222971 A JP59222971 A JP 59222971A JP 22297184 A JP22297184 A JP 22297184A JP H06105920 B2 JPH06105920 B2 JP H06105920B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- data
- parallel
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えばパケットデータを作成する送信データ
作成装置の改良に関する。
作成装置の改良に関する。
〔発明の技術的背景） 近年、データ伝送方式の一つとして、データを任意の長
さに分割し、これらの分割データ毎に宛先情報やその他
データの伝送に必要な制御情報を付加してそれぞれパケ
ットを構成し、この分割データ単位でデータ伝送を行な
う、いわゆるパケット伝送方式が知られている。第３図
は、そのパケットフォーマットの構成の一例を示すもの
で、データ符号の先頭側に制御符号列としてのプリアン
ブル符号、開始デリミタSD、宛先アドレス、発信アドレ
スおよび制御フィールドを順に付加し、かつ後尾側にデ
ータ長調整符号としてのパディングデータPAD、フレー
ム検査符号および終結デリミタEDを順に付加したものと
なっている。
さに分割し、これらの分割データ毎に宛先情報やその他
データの伝送に必要な制御情報を付加してそれぞれパケ
ットを構成し、この分割データ単位でデータ伝送を行な
う、いわゆるパケット伝送方式が知られている。第３図
は、そのパケットフォーマットの構成の一例を示すもの
で、データ符号の先頭側に制御符号列としてのプリアン
ブル符号、開始デリミタSD、宛先アドレス、発信アドレ
スおよび制御フィールドを順に付加し、かつ後尾側にデ
ータ長調整符号としてのパディングデータPAD、フレー
ム検査符号および終結デリミタEDを順に付加したものと
なっている。
ところで、上記パディングデータPADは、パケットデー
タ長が伝送制御に支障を来たす恐れがある長さ以下であ
る場合にこれを調整するために付加するもので、一般に
ランダム符号が用いられる。また、フレーム検査符号は
巡回符号つまりCRC（Cyclic Redundancy Check）符号
からなり、宛先アドレスからパディングデータPADまで
の全情報に基づいてCRC演算を行なうことにより作成さ
れる。
タ長が伝送制御に支障を来たす恐れがある長さ以下であ
る場合にこれを調整するために付加するもので、一般に
ランダム符号が用いられる。また、フレーム検査符号は
巡回符号つまりCRC（Cyclic Redundancy Check）符号
からなり、宛先アドレスからパディングデータPADまで
の全情報に基づいてCRC演算を行なうことにより作成さ
れる。
第４図は、これらのパディングデータPADおよびフレー
ム検査符号を付加するための従来の送信データ作成装置
の構成の一例を示すものである。同図において、通信制
御装置又は端末装置１から出力された例えば並列８ビッ
トの開始デリミタSDからデータ符号までの各データは並
直列変換回路２で直列ビットに変換され、しかるのちマ
ルチプレクサ３を介して送信データとして順次出力され
る。一方このマルチプレクサ３には、別途設けられたラ
ンダム符号発生回路４からのランダム符号が入力され、
このランダム符号は制御回路５の指示により前記データ
符号の送出終了後にマルチプレクサ３で選択されてパデ
ィングデータPADとして送出される。また、上記マルチ
プレクサ３から出力された送信データはCRC演算回路６
に導入される。このCRC演算回路６は、例えば第５図に
示す如く多数のレジスタ6aと排他的論理和回路（EX−OR
回路）6bとを適宜直列に接続して所定のCRC演算を行な
うように構成され、その演算結果は直列ビットの状態で
インバータ回路6cを介して上記マルチプレクサ３に供給
される。マルチプレクサ３は、制御回路５の指示にした
がって上記パディングデータPADの送出終了後に上記CRC
演算回路６から供給されたフレーム検査符号を選択し、
この符号を上記パディングデータPADに続いて送出す
る。尚、終結デリミタEDは、上記フレーム検査符号が送
出し終わった時点で通信制御装置又は端末装置１から出
力される。かくして、送信データとしてのパケットデー
タが作成される。
ム検査符号を付加するための従来の送信データ作成装置
の構成の一例を示すものである。同図において、通信制
御装置又は端末装置１から出力された例えば並列８ビッ
トの開始デリミタSDからデータ符号までの各データは並
直列変換回路２で直列ビットに変換され、しかるのちマ
ルチプレクサ３を介して送信データとして順次出力され
る。一方このマルチプレクサ３には、別途設けられたラ
ンダム符号発生回路４からのランダム符号が入力され、
このランダム符号は制御回路５の指示により前記データ
符号の送出終了後にマルチプレクサ３で選択されてパデ
ィングデータPADとして送出される。また、上記マルチ
プレクサ３から出力された送信データはCRC演算回路６
に導入される。このCRC演算回路６は、例えば第５図に
示す如く多数のレジスタ6aと排他的論理和回路（EX−OR
回路）6bとを適宜直列に接続して所定のCRC演算を行な
うように構成され、その演算結果は直列ビットの状態で
インバータ回路6cを介して上記マルチプレクサ３に供給
される。マルチプレクサ３は、制御回路５の指示にした
がって上記パディングデータPADの送出終了後に上記CRC
演算回路６から供給されたフレーム検査符号を選択し、
この符号を上記パディングデータPADに続いて送出す
る。尚、終結デリミタEDは、上記フレーム検査符号が送
出し終わった時点で通信制御装置又は端末装置１から出
力される。かくして、送信データとしてのパケットデー
タが作成される。
しかしながら、このような従来のパケットデータ作成回
路は、ランダム符号発生回路４とCRC演算回路６とを別
個にそれぞれ設けなければならず、その分構成が複雑化
して大形で高価になる欠点がある。また、CRC演算回路
６からのフレーム検査符号およびランダム符号をそれぞ
れ直列ビットの状態で取扱っているため、マルチプレク
サや制御回路の動作速度が高速になり、この結果データ
伝送速度をさらに高速化した場合に制御速度が追従し切
れなくなって符号誤り等を生じる欠点があった。
路は、ランダム符号発生回路４とCRC演算回路６とを別
個にそれぞれ設けなければならず、その分構成が複雑化
して大形で高価になる欠点がある。また、CRC演算回路
６からのフレーム検査符号およびランダム符号をそれぞ
れ直列ビットの状態で取扱っているため、マルチプレク
サや制御回路の動作速度が高速になり、この結果データ
伝送速度をさらに高速化した場合に制御速度が追従し切
れなくなって符号誤り等を生じる欠点があった。
本発明は、データ長調整符号の発生手段を巡回演算手段
と共用して回路構成を簡単化し、かつ伝送速度が高速化
しても低速の回路で十分追従できるようにして符号誤り
の低減を図って動作信頼性の向上を図った送信データ作
成装置を提供することを目的とする。
と共用して回路構成を簡単化し、かつ伝送速度が高速化
しても低速の回路で十分追従できるようにして符号誤り
の低減を図って動作信頼性の向上を図った送信データ作
成装置を提供することを目的とする。
本発明は、上記目的を達成するために、それぞれ並列Ｎ
（Ｎは２以上の整数）ビットからなる制御符号列、デー
タ符号、データ長調整符号およびフレーム検査符号を直
列信号に変換し、その変換出力を送信データおよびフレ
ーム検査符号作成用符号としてそれぞれ出力する並直列
変換手段と、この並直列変換手段からフレーム検査符号
作成用として出力された所定の符号に基づいてフレーム
検査符号を算出しその演算結果を並列Ｎビットの状態で
出力する巡回演算手段とを設け、上記並直列変換手段か
らデータ符号の送出が終了した時点で上記巡回演算手段
の並列Ｎビット出力をデータ長調整符号として上記並直
列変換手段に供給し、かつこのデータ長調整符号の送出
終了後に上記巡回演算手段で得られた並列Ｎビット出力
をフレーム検査符号として上記並直列変換手段に供給
し、これによりデータ符号に続いてデータ長調整符号お
よびフレーム検査符号を順に送出するようにしたもので
ある。
（Ｎは２以上の整数）ビットからなる制御符号列、デー
タ符号、データ長調整符号およびフレーム検査符号を直
列信号に変換し、その変換出力を送信データおよびフレ
ーム検査符号作成用符号としてそれぞれ出力する並直列
変換手段と、この並直列変換手段からフレーム検査符号
作成用として出力された所定の符号に基づいてフレーム
検査符号を算出しその演算結果を並列Ｎビットの状態で
出力する巡回演算手段とを設け、上記並直列変換手段か
らデータ符号の送出が終了した時点で上記巡回演算手段
の並列Ｎビット出力をデータ長調整符号として上記並直
列変換手段に供給し、かつこのデータ長調整符号の送出
終了後に上記巡回演算手段で得られた並列Ｎビット出力
をフレーム検査符号として上記並直列変換手段に供給
し、これによりデータ符号に続いてデータ長調整符号お
よびフレーム検査符号を順に送出するようにしたもので
ある。
第１図は本発明の一実施例における送信データ作成装置
の構成を示すもので、10はこの装置に送信データを構成
する各種符号を出力する通信制御装置又は端末装置を示
している。この通信制御装置又は端末装置から出力され
たプリアンブル符号からデータ符号までの各符号は、デ
ータバスDBUSを介して並直列変換回路（P/S）21,22に導
かれてこの回路21,22でそれぞれ並列Ｎビット（例えば
８ビット）の信号形態から直列ビットの形態に変換され
る。そして、並直列変換回路22で変換された符号はその
まま送信データODとして図示しない例えば変調回路に送
出され、一方並直列変換回路21で変換された符号は巡回
演算回路としてのCRC演算回路30に導入される。このCRC
演算回路30は、シフトレジスタ31と、フィードバック回
路32と、１個のEX−OR回路33とから構成される。そし
て、前記並直列変換回路21からの符号とフィードバック
回路32から帰還された符号とをEX−OR回路33で排他的論
理和処理し、その出力をフィードバック回路32からの並
列出力符号とともにシフトレジスタ31にシフト入力し
て、その並列シフト出力（例えば32ビット）をＮビット
（８ビット）単位でラッチ回路41,42,43,44へ出力す
る。尚、上記シフトレジスタ31のシフト入力およびシフ
ト出力動作は、図示しないクロック発生回路から発生さ
れるクロック信号CKに同期してなされる。
の構成を示すもので、10はこの装置に送信データを構成
する各種符号を出力する通信制御装置又は端末装置を示
している。この通信制御装置又は端末装置から出力され
たプリアンブル符号からデータ符号までの各符号は、デ
ータバスDBUSを介して並直列変換回路（P/S）21,22に導
かれてこの回路21,22でそれぞれ並列Ｎビット（例えば
８ビット）の信号形態から直列ビットの形態に変換され
る。そして、並直列変換回路22で変換された符号はその
まま送信データODとして図示しない例えば変調回路に送
出され、一方並直列変換回路21で変換された符号は巡回
演算回路としてのCRC演算回路30に導入される。このCRC
演算回路30は、シフトレジスタ31と、フィードバック回
路32と、１個のEX−OR回路33とから構成される。そし
て、前記並直列変換回路21からの符号とフィードバック
回路32から帰還された符号とをEX−OR回路33で排他的論
理和処理し、その出力をフィードバック回路32からの並
列出力符号とともにシフトレジスタ31にシフト入力し
て、その並列シフト出力（例えば32ビット）をＮビット
（８ビット）単位でラッチ回路41,42,43,44へ出力す
る。尚、上記シフトレジスタ31のシフト入力およびシフ
ト出力動作は、図示しないクロック発生回路から発生さ
れるクロック信号CKに同期してなされる。
一方上記ラッチ回路41〜44は、各々Ｎビット分の並列信
号をラッチする機能を有し、図示しない制御回路からラ
ッチ信号LS1,LS2,LS3,LS4が到来した時点で前記CRC演算
回路30のシフトレジスタ31から出力されたＮビットの符
号をそれぞれラッチしてデータバスDBUSに出力する。
号をラッチする機能を有し、図示しない制御回路からラ
ッチ信号LS1,LS2,LS3,LS4が到来した時点で前記CRC演算
回路30のシフトレジスタ31から出力されたＮビットの符
号をそれぞれラッチしてデータバスDBUSに出力する。
この様な構成であるから、通信制御装置又は端末装置10
よりプリアンブル符号からデータ符号までの各符号が順
に出力されると、これらの符号はそれぞれ並直列変換回
路21,22で直列ビットに変換され、このうち並直列変換
回路22で変換された符号が送信データとして図示しない
変調回路に送出される。一方並直列変換回路21で変換さ
れた符号のうち開始デリミタSDからデータ符号までの各
符号は、CRC演算回路30による巡回演算、つまりフレー
ム検査符号を算出するための演算に供される。尚、上記
開始デリミタSDからデータ符号までの各符号のみをCRC
演算回路30に供給するための制御は、図示しない制御回
路によりシフトレジスタ31に対するクロック信号の供給
を制御することによってなされる。
よりプリアンブル符号からデータ符号までの各符号が順
に出力されると、これらの符号はそれぞれ並直列変換回
路21,22で直列ビットに変換され、このうち並直列変換
回路22で変換された符号が送信データとして図示しない
変調回路に送出される。一方並直列変換回路21で変換さ
れた符号のうち開始デリミタSDからデータ符号までの各
符号は、CRC演算回路30による巡回演算、つまりフレー
ム検査符号を算出するための演算に供される。尚、上記
開始デリミタSDからデータ符号までの各符号のみをCRC
演算回路30に供給するための制御は、図示しない制御回
路によりシフトレジスタ31に対するクロック信号の供給
を制御することによってなされる。
さて、データ符号のデータ長が短く最低データ長を確保
するためにバディングデータPADを付加する必要がある
場合には、上記メッセージ符号の送出が終了した時点
で、図示しない制御回路から例えば第２図に示す如くラ
ッチ信号LS2が発生され、これによりラッチ回路42はそ
の時点で演算回路30から出力されている並列Ｎビットの
信号、つまりフレーム検査符号を算出する途中の信号を
ラッチし、データバスDBUSに出力する。この結果、並直
列変換回路22からはそれまで送出されていた前記データ
符号に続いて、上記ラッチ回路42から出力された並列Ｎ
ビット出力を並直列変換した符号が送出される。ここ
で、上記ラッチ回路42から出力された信号は、フレーム
検査符号を算出する過程で得られるランダムな符号であ
る。このため、上記並直列変換回路22からはデータ符号
に続いてランダム符号からなるパディングデータが送信
データODとして送出されることになる。また、上記ラッ
チ回路42から出力されたＮビット信号は、並直列変換回
路21で直列ビットに変換されたのちCRC演算回路30にフ
レーム検査符号を算出するために供給される。尚、デー
タ符号の長さが十分長くパディングデータを付加する必
要がない場合は、以上の動作は行なわない。
するためにバディングデータPADを付加する必要がある
場合には、上記メッセージ符号の送出が終了した時点
で、図示しない制御回路から例えば第２図に示す如くラ
ッチ信号LS2が発生され、これによりラッチ回路42はそ
の時点で演算回路30から出力されている並列Ｎビットの
信号、つまりフレーム検査符号を算出する途中の信号を
ラッチし、データバスDBUSに出力する。この結果、並直
列変換回路22からはそれまで送出されていた前記データ
符号に続いて、上記ラッチ回路42から出力された並列Ｎ
ビット出力を並直列変換した符号が送出される。ここ
で、上記ラッチ回路42から出力された信号は、フレーム
検査符号を算出する過程で得られるランダムな符号であ
る。このため、上記並直列変換回路22からはデータ符号
に続いてランダム符号からなるパディングデータが送信
データODとして送出されることになる。また、上記ラッ
チ回路42から出力されたＮビット信号は、並直列変換回
路21で直列ビットに変換されたのちCRC演算回路30にフ
レーム検査符号を算出するために供給される。尚、デー
タ符号の長さが十分長くパディングデータを付加する必
要がない場合は、以上の動作は行なわない。
そうして、上記バディングデータPADの送出が終了する
と図示しない制御回路から各ラッチ回路41〜44に対し例
えば第２図に示す如く順にラッチ信号LS1〜LS4が発生さ
れる。そうすると、ラッチ回路41〜44は順にその時点で
CRC演算回路30から出力されている並列信号、つまりフ
レーム検査符号をＮビットずつラッチしてデータバスDB
USに出力する。この結果、並直列変換回路22からは、上
記各ラッチ回路41〜44から順次出力されたＮビット信号
がフレーム検査符号として第２図ODに示す如く送出され
ることになる。
と図示しない制御回路から各ラッチ回路41〜44に対し例
えば第２図に示す如く順にラッチ信号LS1〜LS4が発生さ
れる。そうすると、ラッチ回路41〜44は順にその時点で
CRC演算回路30から出力されている並列信号、つまりフ
レーム検査符号をＮビットずつラッチしてデータバスDB
USに出力する。この結果、並直列変換回路22からは、上
記各ラッチ回路41〜44から順次出力されたＮビット信号
がフレーム検査符号として第２図ODに示す如く送出され
ることになる。
この様に本実施例であれば、CRC演算回路30からフレー
ム検査符号の算出途中に出力されるランダムな符号をパ
ディングデータPADとして用いて送出したことによっ
て、ランダム符号発生回路を不要にすることができ、そ
の分装置の回路構成を簡単化することができる。また、
CRC演算回路30の出力をＮビット単位で出力するように
したので、ラッチ回路等の制御系を高速動作させる必要
がなくなり、この結果伝送速度が高速化した場合でもこ
れに容易に対応することができ、また符号誤りの発生等
の不具合を軽減することができる。
ム検査符号の算出途中に出力されるランダムな符号をパ
ディングデータPADとして用いて送出したことによっ
て、ランダム符号発生回路を不要にすることができ、そ
の分装置の回路構成を簡単化することができる。また、
CRC演算回路30の出力をＮビット単位で出力するように
したので、ラッチ回路等の制御系を高速動作させる必要
がなくなり、この結果伝送速度が高速化した場合でもこ
れに容易に対応することができ、また符号誤りの発生等
の不具合を軽減することができる。
尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例ではパケットデータを作成する場合を
例にとって説明したが、データ符号の後側にデータ長調
整符号およびフレーム検査符号を付加するものであれ
ば、パケットデータ以外のデータであっても適用可能で
ある。また、前記実施例では並列Ｎビットとして８ビッ
トの場合を例にとったが、16ビットあるいは32ビットで
あってもよく、その他如何なるビット数に設定してもよ
い。さらに前記実施例ではラッチ回路41〜44のうち42の
出力をランダム符号として選択し送出するようにした
が、他のラッチ回路41、43,44の出力を選択するように
してもよい。また、複数のラッチ回路の出力を相互に適
当な論理処理してその出力をランダム符号として用いる
ようにしてもよい。このようにすれば、ランダム符号の
ランダム性をさらに高めることができる。その他巡回演
算手段やゲート手段の構成、並直列変換手段の構成等に
ついても、本発明の要旨を逸脱しない範囲で種々変形し
て実施できる。
えば、上記実施例ではパケットデータを作成する場合を
例にとって説明したが、データ符号の後側にデータ長調
整符号およびフレーム検査符号を付加するものであれ
ば、パケットデータ以外のデータであっても適用可能で
ある。また、前記実施例では並列Ｎビットとして８ビッ
トの場合を例にとったが、16ビットあるいは32ビットで
あってもよく、その他如何なるビット数に設定してもよ
い。さらに前記実施例ではラッチ回路41〜44のうち42の
出力をランダム符号として選択し送出するようにした
が、他のラッチ回路41、43,44の出力を選択するように
してもよい。また、複数のラッチ回路の出力を相互に適
当な論理処理してその出力をランダム符号として用いる
ようにしてもよい。このようにすれば、ランダム符号の
ランダム性をさらに高めることができる。その他巡回演
算手段やゲート手段の構成、並直列変換手段の構成等に
ついても、本発明の要旨を逸脱しない範囲で種々変形し
て実施できる。
以上詳述したように本発明は、それぞれ並列Ｎ（Ｎは２
以上の整数）ビットからなる制御符号列、データ符号、
データ長調整符号およびフレーム検査符号を直列信号に
変換し、その変換出力を送信データおよびフレーム検査
符号作成用符号としてそれぞれ出力する並直列変換手段
と、この並直列変換手段からフレーム検査符号作成用と
して出力された所定の符号に基づいてフレーム検査符号
を算出しその演算結果を並列Ｎビットの状態で出力する
巡回演算手段とを設け、上記並直列変換手段からデータ
符号の送出が終了した時点で上記巡回演算手段の並列Ｎ
ビット出力をデータ長調整符号として上記並直列変換手
段に供給し、かつこのデータ長調整符号の送出終了後に
上記巡回演算手段で得られた並列Ｎビット出力をフレー
ム検査符号として上記並直列変換手段に供給し、これに
よりデータ符号に続いてデータ長調整符号およびフレー
ム検査符号を順に送出するようにしたものである。
以上の整数）ビットからなる制御符号列、データ符号、
データ長調整符号およびフレーム検査符号を直列信号に
変換し、その変換出力を送信データおよびフレーム検査
符号作成用符号としてそれぞれ出力する並直列変換手段
と、この並直列変換手段からフレーム検査符号作成用と
して出力された所定の符号に基づいてフレーム検査符号
を算出しその演算結果を並列Ｎビットの状態で出力する
巡回演算手段とを設け、上記並直列変換手段からデータ
符号の送出が終了した時点で上記巡回演算手段の並列Ｎ
ビット出力をデータ長調整符号として上記並直列変換手
段に供給し、かつこのデータ長調整符号の送出終了後に
上記巡回演算手段で得られた並列Ｎビット出力をフレー
ム検査符号として上記並直列変換手段に供給し、これに
よりデータ符号に続いてデータ長調整符号およびフレー
ム検査符号を順に送出するようにしたものである。
したがって本発明によれば、データ長調整符号の発生手
段を巡回演算手段と共用し得て回路構成を簡単化するこ
とができ、かつ伝送速度が高速化しても低速の回路で十
分追従でき、これにより符号誤りの低減を図って動作信
頼性の向上を図り得る送信データ作成装置を提供するこ
とができる。
段を巡回演算手段と共用し得て回路構成を簡単化するこ
とができ、かつ伝送速度が高速化しても低速の回路で十
分追従でき、これにより符号誤りの低減を図って動作信
頼性の向上を図り得る送信データ作成装置を提供するこ
とができる。
第１図および第２図は本発明の一実施例における送信デ
ータ作成装置を説明するためのもので、第１図は同装置
の回路ブロック図、第２図は動作説明に用いるためのタ
イミング図、第３図はパケットデータのフォーマットの
構成を示す模式図、第４図および第５図は従来の送信デ
ータ作成装置を説明するためのもので、第４図は同装置
の回路ブロック図、第５図はそのCRC演算回路の構成を
示す図である。 10……通信制御装置又は端末装置、21,22……並直列変
換回路、30……CRC演算回路、31……シフトレジスタ、3
2……フィードバック回路、33……排他的論理和回路（E
X−OR回路）、41〜44……ラッチ回路、LS1〜LS4……ラ
ッチ信号、OD……送信データ。
ータ作成装置を説明するためのもので、第１図は同装置
の回路ブロック図、第２図は動作説明に用いるためのタ
イミング図、第３図はパケットデータのフォーマットの
構成を示す模式図、第４図および第５図は従来の送信デ
ータ作成装置を説明するためのもので、第４図は同装置
の回路ブロック図、第５図はそのCRC演算回路の構成を
示す図である。 10……通信制御装置又は端末装置、21,22……並直列変
換回路、30……CRC演算回路、31……シフトレジスタ、3
2……フィードバック回路、33……排他的論理和回路（E
X−OR回路）、41〜44……ラッチ回路、LS1〜LS4……ラ
ッチ信号、OD……送信データ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴田 英一 東京都日野市旭が丘３丁目１番地の１ 株 式会社東芝日野工場内 (56)参考文献 特開 昭56−30348（ＪＰ，Ａ)
Claims (1)
- 【請求項１】先頭側に所定の制御符号列を付してデータ
符号の後尾側に少なくともデータ長調整符号およびフレ
ーム検査符号をそれぞれ付加するようにした送信データ
作成装置において、 それぞれ並列Ｎ（Ｎは２以上の整数）ビットからなる前
記制御符号列、データ符号、データ長調整符号およびフ
レーム検査符号をそれぞれ直列ビットに変換し、その変
換出力を送信データおよびフレーム検査符号作成用符号
としてそれぞれ出力する並直列変換手段と、 この並直列変換手段からフレーム検査符号作成用として
出力された所定の符号を入力しこの符号に基づいて巡回
符号からなるフレーム検査符号を作成してその出力を並
列Ｎビットの状態で出力する巡回演算手段と、 前記並直列変換手段からデータ符号を送出し終わった時
点で前記巡回演算手段で得られた並列Ｎビット出力を前
記データ長調整符号として前記並直列変換手段に供給す
るとともに、このデータ長調整符号の送出終了後に前記
巡回演算手段で得られた並列Ｎビット出力をフレーム検
査符号として前記並直列変換手段に供給する制御手段と
を具備したことを特徴とする送信データ作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222971A JPH06105920B2 (ja) | 1984-10-25 | 1984-10-25 | 送信デ−タ作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222971A JPH06105920B2 (ja) | 1984-10-25 | 1984-10-25 | 送信デ−タ作成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102848A JPS61102848A (ja) | 1986-05-21 |
| JPH06105920B2 true JPH06105920B2 (ja) | 1994-12-21 |
Family
ID=16790754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222971A Expired - Lifetime JPH06105920B2 (ja) | 1984-10-25 | 1984-10-25 | 送信デ−タ作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105920B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647716A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Parallel processing type crc arithmetic circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013627B2 (ja) * | 1979-08-20 | 1985-04-08 | 日本電信電話株式会社 | フレ−ム送受信方式 |
-
1984
- 1984-10-25 JP JP59222971A patent/JPH06105920B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61102848A (ja) | 1986-05-21 |
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