JPS6013627B2

JPS6013627B2 - フレ−ム送受信方式

Info

Publication number: JPS6013627B2
Application number: JP54105764A
Authority: JP
Inventors: 和雄今井; 健一行松
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1979-08-20
Filing date: 1979-08-20
Publication date: 1985-04-08
Also published as: JPS5630348A

Description

【発明の詳細な説明】本発明は、データ伝送におけるフレーム送受信方式に関
し、特にビット指向形伝送手順を用いる回線において、
演算処理の高速化および低価格化を計るフレーム送受信
方式に関するものである。

データ伝送回線としては、第１図に示すように、同一市
内区間の近距離回線を介して端末装置ＥＵが接続される
場合、あるいは第２図に示すように、市外回線を用い、
ユーザ宅内のモデムＭとセンタ側の簾合モデム地を介し
て端末袋魔ＥＵと通信制御装置ＣＣＵ、中央処理装置Ｃ
ＰＵが接続される場合、さらに第３図に示すように、電
話交換局ＥＸを含む電話網を介して端末装置ＥＵとセン
タが接続される場合がある。第１図の場合には、伝送回
線は単独に設置されるが、第２図、第３図では複数の伝
送回線が並列に設けられ、あるいはＰＣＭ２４回線等に
より時分割多重化されて伝送される。これらの回線では
、遍常、ビット指向形伝送手順が用いられ、複数個の２
進符号「１１「０」で表わされる。

例えば、情報用の７ビットと誤り制御のための１ビット
の計８ビット構成で各文字が構成され、さらにこれらの
文字が複数個集められ伝送誤り制御のためのチェック・
ビット・シーケンス（以下ＦＣＳと記す）が末尾に付加
されて可変長のフレームが形成される。先頭には、フレ
ーム同期用の特定ビット・パターン（以下フラグと記す
）、例えば「０１ｎ１ｌ１ｏ」が付加され、末尾にはフ
レームの終結を示すフラグが付加される。

また、フレーム内に、フラグと同じビット・パターンが
現われた場合には、伝送の透過性を保つために、このビ
ット・パターン内に「０」を挿入して伝送する。また、
フレームの放棄（以下アボートと記す）を示すときには
、例えば「１１１………１１１」を７〜１４ビット連続
させ、さらに通信終了（以下アイドルと記す）を示すと
きには、例えば「１１１………１１１」を１５ビット以
上連続させて、それぞれフラグと異なる特定のビット・
パターンを送出する。このような伝送方式をとる回線の
フレーム送受信では、従来、フラグ検出、アボート検出
、アイドル検出、「０」削除、伝送誤り検出のためのＣ
ＲＣ演算、フラグ送出、アボート送出、アイドル送出、
「０」挿入、ＦＣＳ生成のためのＣＲＣ演算、ＦＣＳ付
加等の機能をビット毎の直列演算回路で実現しており、
回線数が少ない場合には、それら直列演算回路を回線毎
に設けることにより、また、比較的回線が多い場合は、
回線毎の途中演算結果を保持メモリに一時蓄積して直列
演算回路を時分割的に使用することにより、フレーム受
信、送信を実行している。

従来の方式では、回線毎に直列演算回路を設ける場合、
回線数が増加すると必要なハードウェア量が回線数に比
例して増加し、コスト増を招くという欠点があり、また
、時分割多重直列演算方式では、シフト・レジスタを用
いてビット単位に演算を行なうため、演算時間が長く、
時分割演算の可能な回線数があまり多くとれないという
欠点がある。

本発明の目的は、このような欠点を除去するため、演算
を高速化することにより、回線ごとに演算回路を設ける
ときには安価な素子を使用してコスト増を防止し、また
時分割多重演算を行うときには、処理可能な回線数を多
くとることができるフレーム送受信方式を提供すること
にある。

本発明のフレーム送受信方式は、伝送誤り制御のための
チェック・ビット・シーケンスを付加した可変長フレー
ムを、先頭にフレーム同期用の特定ビット・パターンを
付加し、末尾にフレームの終結を示すフラグを付加し、
フレーム内ではフラグと同一のビット・パターンが現わ
れたとき、伝送の透過性のために、そのビット・パター
ン内に「０」を挿入して伝送するビット指向形伝送手順
を用いる伝送回線において、フラグの送出と検出、フレ
ーム放棄または通信終了を示す特定ビット・パターンの
送出と検出、透過性のための「ｏ」の挿入と削除、およ
びチェック・ビットの生成と伝送誤りの検出のために行
う演算を、伝送路上の単位と同一あるいは異なる一定長
のビット列ごとに並列に行うことを特徴としている。ま
た、前記伝送回線を複数本集めて、この複数回線のビッ
ト列を一定のビット長を単位として時分割多重化した伝
送回線において、苅記演算を多重化単位ごとに時分割で
行うことを特徴としている。さらに、前記ビット列単位
の演算を、入力ビット列をアドレスとし、そのアドレス
の内容を出力とするメモリ変換回路を用いて行うことを
特徴としている。以下、本発明の実施例を、図面により
説明する。

第４図は、本発明によるフレーム受信方式のブロック図
である。

麹常の送受信回路においては、シリアル・データをビッ
トごとに受けて「０１か「１」を判断しカウントして特
定パターンを識別するが、本発明ではシリアル・データ
を一定長のビット列単位で受け、１回だけの演算でパタ
ーンを識別する。

また、並列ラインの入力の場合には、これらを同時に演
算処理する。第４図の受信回路では、選競「１１パター
ン検出回路１、連続「１」計数回路２、連続「１」数メ
モリ３、およびパターン検出回路４からなるパターン検
出系と、春削除回路５、シフト数決定回路６、シフト数
メモリ７およびパラレル・シフタ１０からなるビット補
正系と、受信ラスト・ルック作成回路８、および受信ラ
スト・ルック・メモリ９からなるラストリレツク系と、
ＣＲＣ演算回路１１およびＣＲＣメモリ１２からなる演
算系が設直される。

伝送回線から入力ビット爽肥ＩＴ・ＩＮが並列に到釆す
ると、蓬続「１」パターン検出回路１が入力ビット列の
先頭および末尾に付加されている連続「１」の個数を検
出する。

例えば、技初「０００１１１」のパターンを検出して連
続「１」計数回路２およびパターン検出回路４に転送す
る。

計数回路２は、蓬続「１」の３・をカウントして連続「
１」数メモリ３に記憶する。次に、ｎ１ｌ０００」が入
力したとき、計数回路２は連続「１」の３をカウントし
て連続「１」数メモリ３の隣接エリアに記憶するが、入
力ビット列「１１１０００」の先頭から連続する「１」
の数３と、そのビット列の直前までに連続した「１」の
個数３から、その入力ビット列を含めたビット列の末尾
から連続する「１」の個数６を計数する。このようにし
て、連続して入力するビット列の中からフラグを識別し
、フレームの同期をとる。パターン検出回路４は、入力
ビット列におけるフラグ位置、アボート、アイドル・パ
ターンを検出する。＊削除回路５は、透過性保持のため
、例えば、「１１１１１１」のデータが、ｎｉｌｌｌｏ
Ｕというパターンで伝送されてきたとき、入力ビット列
から「０」を削除する。シフト数決定回路６はＣＲＣ演
算のために新しいビット長を設定しておくもので、零削
除回路５から通知を受けることにより、入力の６ビット
から例えば内部処理の８ビット（１バイト）にするため
シフト数を決定する。雫削除記録を行うシフト数メモリ
７は、雫削除動作の有無についてのラスト・ルックを記
録する。また、シフト数メモリ７は、フラグ位置情報と
決定されたシフト数を蓄積する。受信ラスト・ルック作
成回路８は、零削除演算後のデータから次周期以後の演
算のために、保持すべきデーテ（以下、受信ラスト・ル
ックと記す）を作成する。受信ラスト・ルック・メモリ
９は、作成された受信ラスト・ルックを蓄積する。以下
、第４図の動作を説明する。連続「１」パターン検出回
路１には、伝送路上若しくは第４図の受信回路上で、並
列化された−定長のビット列が入力される。

この一定長のビット列をタイムスロットＴＳと呼ぶこと
にする。連続「１」パターン検出回路１は、入力された
ＴＳに対して先頭および末尾から連続する「１」の個数
ＦＣ、ＢＣを求める。蓬綾「１」数メモリ３は、前回お
よび前々回に到着したＴＳを合わせたビット列について
、連続「１」計数回路２によりカウントされた末尾から
蓬続する「１」の個数ＬＢＣを記憶する。

第６図は、上記のＦＣ、ＢＣ、ＬＢＣの関係を示してい
る。例えば、ＴＳの長さを６ビットとすると、連続「１
」数メモリ３には、前回、ＴＳのＢＣが０〜５の場合は
、ＬＢＣ（今回）：ＢＣ（前回）、ＢＣが６の場合は前
々回のＴＳと「１」が継続するので、ＬＢＣ＝ＢＣ＋縦
回ＬＢＣ＝６十前底止ＢＣとして記憶される。パターン
検出回路４は、上訴ＦＣとＬ８Ｃを入力として、ＦＣ十
ＬＢＣの蓬孫する「１」の個数を示すので、これに基づ
き、フラグ、アボート、アイドルの各パターンを検出す
る。

すなわち、ＦＣ＋ＬＢＣが７〜１４個のときにはアボー
トとして、１５個以上のときにはアイドルとして、６個
のときにはフラグとして、それぞれ検出する。ただし、
ＦＣ＝６のときには、次のＴＳに「１」が継続する可能
性があるので、この時点でパターンが決定まちない場合
は次回まわしになる。また、パターン検出回路４は、フ
ラグ検出時にその旨を零削除回路５に通知するとともに
、フラグ位贋を示す情報ＦＮをシフト数メモリ７に出力
する。

第７図は、第４図のパターン検出回路４におけるＴＳ：
６の場合の入出力条件を示す図である。

ここのフラグ位置情報ＦＮは、後述するパラレル・シフ
タ１川こより新たに一定長のビット列（この場合、８ビ
ット）を抽出するときのシフト数として用いる。零削除
回略５は、透過性のために挿入された「０」を検出し削
除するものであるが・通常は、第４図にあるＢＩＴ・…
の入力端子から入力されたＴＳを受信テスト・ルック作
成回路８およびパラレル・シフ夕１川こそのまま引き渡
す。

しかし、零削除回路５は、パターン検出回路４からフラ
グ検出の遍知を受けると、その後に到着したＴＳに対し
て繁削除動作を行う。そのときの支削除動作は、連続「
１」数メモリ３に記憶されたＬＢＣと今回到着し、ＴＳ
の先頭から連続する「１」個数ＦＣとの和が（フラグの
「１１の個数）一１と一致したときに実行される。例え
ば、フラグをｒｏｌｌ１１１１０１とすると、前々回Ｔ
Ｓ「１０１１１１」（このとき、ＦＣ＝１、ＢＣ＝４）
、前回ＴＳ「１１０１１１」（このときＦＣ＝２、ＢＣ
！３………（ここでフラグ検出））、今回ＴＳ「１１０
１０１」で………（このときＦＣ＝２、ＢＣ＝１、ＬＢ
Ｃ＝３）のＴＳ列を考えると、今回［ＳはＬＢＣ＝ＦＣ
＝５で、先頭から４（＝ＦＣ＋２）ビット目が「１」で
あるから、繁削除が行われて、ｎｉｌｏｌ」を出力する
。また、零削除回路５は、霧削除を行ったとき、その旨
をシフト数決定回路６および零削除記録メモリ２３に通
知する。

第８図は、第４図のシフト数決定回路６の入出力条件を
示す図である。

シフト数決定回路６は、奪削除回路５の出力ＺＤと叢削
除記録メモリ２３の出力ＬＺＮとシフト数メモリ７の出
力ＬＦＮ，瓜Ｎ‘こもとづき、例えば第８図に示す条件
テーブルにしたがって、シフト数ＳＮを出力する。

なお、第８図ａにおいて、皿は「０１削除有無（１／０
＝有／無、現タイムスロットＴＳ）、ＬＺＤは「０」削
除有無（１／０＝有／無、前タイムスロットＴＳ）、Ｌ
Ｆはフラグ検出位置情報（前タイムスロットＴＳ）、Ｌ
ＳＮはシフト数（前タイムスロットＴＳ）であり、＊印
は注意不要（ｄｏｎ′ｔｃａｒｅ）を示す。パラレル・
シフタ１０は、零削除回路５により零削除が行われたＴ
Ｓと、受信ラストルック作成回路８であらかじめ作成さ
れ、受信ラストルック・メモリ９に蓄積されていたデー
タとを合せたデ−夕に対して、シフト数決定回路６で決
定されたシフト数ＳＮだけシフトして、新たに例えばバ
イト単位のビット列を抽出する。

この抽出動作を繰り返して、１フレーム中のデータであ
るＦＲＭ・Ｄを取り出すとともに、ＣＲＣ演算回路１１
では周知の方法により、この抽出された一定長のビット
列を並列のままでＣＲＣ演算し、フレーム終了時点では
、演算結果ＦＣＳ・ＣＨＫを正解データと照合して、フ
レームの伝送誤りを検出する。

ここで、パラレル・シフタ１０の動作について、例を挙
げて説明する。

例えば、シフト数決定回路６に、第８図ａに示すＺＤ、
ＬＳＮ＝ｄｏｎ′ｔｃａｒｅ、ＬＭＪ＝「１００」、Ｌ
ＤＺ＝ｒｏ」が入力されて、シフト数ＳＮが４と決定さ
れた場合を考える（４は、「１００」で表わされる）。

ＬＦＮ＝「１００」＝４は、前ＴＳにおいて、第７図に
示したように、ＦＣ＝２、ＬＢＣ＝４のことであり、前
々ＴＳと前ＴＳが第８図ｂに示すようなＴＳ列になって
いることを示している。したがって、前ＴＳでフラグ「
０１１１１１１０」が、パターン検出回磯」で検出され
ている。また、受信ラストルック作成回路８により作成
され、受信ラストルック・メモリ９に蓄積されているラ
ストルック・データＬＬは、はＤ＝０で零削除なしであ
るから、ｎｉｌ似ＸＸ」である。このラストルック・デ
ータＬＬが７ビットが構成されるのは、ＴＳＵが６ビッ
トで、パラレル・シフタ１０で８ビットデータを抽出す
るとした場合に、必然的に決まるもので、最低限度必要
なビット数である。／ぐラレル・シフタ１０には、この
ラストルック・データＬＬと、今回のＴＳのデータＤＰ
，〜はとが合わさったデータ、つまり「１１１磯ＸＸＤ
ｏＤ，〜ＡＩが入力されるので、パラレル・シフタ１０
はこれをシフト数決定回路６により決定されたシフト数
「４」だけシフトすることによりフラグを除くデータ部
分「ＸＸＸ０ｏＤ，〜Ｄ４」の８ビットを抽出すること
ができる。

第５図は、本発明によるフレーム送信方式のブロック図
である。

第５図では、ＣＲＣ演算回路１１、ＣＲＣメモリ２２お
よびセレクタ１３からなる演算系と、シフト数決定回路
１５、シフト数メモリ１６、パラレル・シフ夕１４およ
び零挿入回路１７からなるビット補正系と、送信ラスト
・ルック作成回路２０および送信ラスト・ルック・メモ
リ２１からなるラスト・ルック系と、連続「１」計数回
路１８および連続「１」数メモリ１９からなるパターン
検出系が設置される。

各回路は、第４図の場合とほゞ同一の機能を有し、処理
装置、通信制御装置からのデータを伝送路に送出する役
割を果す。

第５図の動作を説明する。

通信制御装置、交換処理装置等からある一定長（例えば
８ビット）を単位としたビット列が並列に到来すると、
セレクタ１３で該ビット列が選択され、該ビット列と送
信ラスト・ルック・メモリ２１に蓄積されている該当回
線の送信ラスト・ルックから、シフト数メモリ１６に蓄
積されているシフト数に従って、パラレル・シフタ１４
により、伝送路上で決められている一定単位長（例えば
６ビット）のビット列を抽出する。

帯挿入回路１７では連続「１」数メモリ１９に蓄積され
ている送信ラスト・ルックの末尾から連続する「１」の
個数を用いて、パラレル・シフタ１４の出力ビット列に
対して透過性のために挿入すべき「０」の位置を検出し
挿入する操作を行なう。

シフト数決定回路１５では、春挿入回路１７における琴
挿入情報に基づき、次周期のパラレル・シフタ１４での
シフト数を決定する。一方、ＣＲＣ演算回路１１では、
通信制御菱贋等がフレーム・データのビット列を送出し
始めると、上記の一連の送信処理と並行してＣＲＣ演算
を行ない、フレームが終了すると該回線のその時点まで
のＣＲＣ演算結果をセレクタ１３で選択してフレーム・
チェック・シーケンスＦＣＳとして回線へ送出する。

フラグやアボート、アイドル・パターンは通信制御装置
等から送出されるが、その際は、上記の霧挿入処理、Ｃ
ＲＣ演算は行なわない。なお、第４図における連続「１
」パターン検出回路１、連続「１」計数回路２、零削除
回路５、シフト数決定回路６、第５図におけるシフト数
決定回路１５、琴挿入回路１７、連続「１」計数回路１
８、および第４図、第５図におけるＣＲＣ演算回路１１
内の組合せ割算回路は、それぞれの入力ビット列をアド
レスとし、そのアドレスの内容を出力とするメモリ変換
回路により実現される。このようにすれば、フラグ、ア
ポート、アイドル・パターンの変更、ＣＲＣ演算生成多
項式の変更に対しても、メモリの内容を書換えることに
より簡単に対応でき、従来の論理ゲートで構成した場合
のようにハードウェアの設計を変更する必要がなくなる
。本発明を従来の方式と比較すると、従来では１ビット
ごとに演算を行うのに対して、本発明ではフラグによる
フレーム同期の確立、透過性のための雰挿入削除、およ
びアボート、アイドル・パターンの検出を一定ビット長
（ｎビット）単位ごとに１回の演算を行うことにより可
能であるから、本発明の１回当りの演算時間と従釆の１
ビットごとの演算時間とがほゞ同一と仮定すれば、本発
明の演算所要時間は従来のｎ分の１（ｎ：一定ビット数
）に短縮される。

しかし、同一速度の回線の処理を行う場合には、、演算
時間だけを短縮しても、入力データの時間が同一である
ため全体の処理時間は短縮されない。この場合、本発明
は１ビツトごとに演算を行う従来の方式に比べて、低速
ではあるが安価な素子を用いることができるため、袋鷹
の低価格化が可能となる。従来の方式では、ビット多重
形勢式であるのに対して、本発明の場合は、ｎビットの
並列多重形努式である。両者とも、１多重イｄ単位ごと
に１回の演算により処理を行い、その処理時間がほぼ同
一とすると、本発明は従来方式と比較してｎ倍のビット
数を処理できることになり、等価的にｎ倍の回線の多重
処理が可能となる。具体的には、従釆、例えば鼠紬′ｓ
の回線がｍ本ビット多重されている場合、１ビットの処
理時間は、１／６４Ｋｂ／ｓｘｍ）となる。

本発明では、この処理時間にｎビット処理ができるため
、ビット当り１／（６巡ｂ／ｓｘｍｘｎ）の処理時間と
考えられ、釘舷ｂ／ｓの回線をｍｘｎ本分多重処理でき
ることになる。以上説明したように、本発明によれば、
フレーム送受信の演算を一定量の単位化されたビット列
ごとに並列に行うので、演算速度を高速化でき、したが
って回線ごとに回賂を設ける場合には安価な素子を用い
て低コスト化が可能であり、また時分割多重回線の場合
には、処理可能な回線数を多くすることができる。

【図面の簡単な説明】

第１図は近距離回線を用いる端末相互間のデ−タ伝送方
式の構成図、第２図は市外回線を用いた端末とセンタ間
のデータ伝送方式の構成図、第３図は電話交換網を用い
るデータ伝送方式の構成図、第４図は本発明の実施例を
示すフレーム受信方式のブロック図、第５図は本発明の
実施例を示すフレーム送信方式のブロック図、第６図は
第４図の連続「１」数メモ川こ記載される内容の図、第
７図は第４図のパターン検出回路の入出力条件を示す図
、第８図は第４図のシフト数決定回路の入出力条件を示
す図である。１：連続「１」パターン検出回路、２：連続「１」計数
回路、３：連続「１」数メモリ、４：パターン検出回路
、５：雫削除回路、６：シフト数決定回路、７：，シフ
ト数メモリ、８：受信ラスト・ルック作成回路、９：受
信ラスト・ルック・メモリ、１０：／ぐラレル・シフタ
、１１：ＣＲＣ演算回路、１２：ＣＲＣメモリ、１３
：セレクタ、１４：パラレル・シフタ、１５：シフト数
決定回路、１６：シフト数メモリ、１７：零挿入回路、
１８：連続「１」計数メモリ、１９：連続「１」数メモ
リ、２０：送信ラスト・ルック作成回路、２１：送信ラ
スト・ルック・メモリ、２２：ＣＲＣメモリ、２３：零
削除記録メモリ。第１図第２図第３図第４図第５図第６図第７図第８図（ａ）

Claims

【特許請求の範囲】１フレーム同期用フラグ、フレームの放棄、通信終了
等の各ビツト・パターンの送出と検出、フラグと同一パ
ターンのときの「０」の挿入と削除、およびチエツク・
ビツト生成と伝送誤りの検出を演算回路で行うフレーム
送受信方式において、フレーム受信の際のフラグ検出、
「０」削除を一定長のビツト列ごとに並列に行い、かつ
フレーム送信の際のＣＲＣ演算に並列して、一定長のビ
ツト列ごとに並列に「０」挿入を行った後、データ送信
後にチエツクビツトを付加することを特徴とするフレー
ム送受信方式。２フレーム同期用フラグ、フレームの放棄、通信終了
等の各ビツト・パターンの送出と検出、フラグの同一パ
ターンのときの「０」の挿入と削除、およびチエツク・
ビツト生成と伝送誤りの検出を演算回路で行い、かつ複
数回線のビツト列を一定のビツト長を単位として時分割
多重化したフレーム送受信方式において、フレーム受信
の際のフラグ検出、「０」削除を時分割多重化した一定
ビツト長単位ごとに時分割で行い、かつフレーム送信の
際に、ＣＲＣ演算に並列して、時分割多重化した一定ビ
ツト長単位ごとに時分割に「０」挿入を行うことを特徴
とするフレーム送受信方式。