JP3048504B2 - 信号検出回路及びフレーム同期回路 - Google Patents
信号検出回路及びフレーム同期回路Info
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- 238000000034 method Methods 0.000 claims description 2
- 241000406668 Loxodonta cyclotis Species 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
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- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 5
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/06—Synchronising arrangements
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Description
【０００１】
【産業上の利用分野】この発明は信号検出回路及びフレ
ーム同期回路に関し、検出対象信号やフレーム同期信号
などの検出回路として適用し得るものである。
ーム同期回路に関し、検出対象信号やフレーム同期信号
などの検出回路として適用し得るものである。
【０００２】
【従来の技術】従来のデータ通信システムにおけるデー
タ列には、伝送データそのものの他に各種の制御信号な
ども多重化されている場合が多い。例えば、このような
制御信号は、送信側装置から受信側装置を設定状態を制
御するための信号としてデータと共に伝送される場合が
ある。
タ列には、伝送データそのものの他に各種の制御信号な
ども多重化されている場合が多い。例えば、このような
制御信号は、送信側装置から受信側装置を設定状態を制
御するための信号としてデータと共に伝送される場合が
ある。
【０００３】このデータ系列の中から制御信号を検出す
る場合の検出方法として、次のような検出方法が一般的
には考えられる。先ず、データ系列の中に所定周期Ｔで
制御信号００が挿入されている場合、このデータ系列を
受信し、あるタイムスロットＸに制御信号００を検出す
ると、このときの検出窓をタイムスロットＸに固定す
る。
る場合の検出方法として、次のような検出方法が一般的
には考えられる。先ず、データ系列の中に所定周期Ｔで
制御信号００が挿入されている場合、このデータ系列を
受信し、あるタイムスロットＸに制御信号００を検出す
ると、このときの検出窓をタイムスロットＸに固定す
る。
【０００４】次にこのタイムスロットＸから所定周期Ｔ
後のタイムスロットＸが００であるか否かを確認する。
ここでもし信号が００以外ならば、再びデータ系列の探
索の中から制御信号００を探し求める。このようにして
信号００が、所定周期Ｔで連続して数回以上検出される
と初めて制御信号００を検出したとするものであった。
後のタイムスロットＸが００であるか否かを確認する。
ここでもし信号が００以外ならば、再びデータ系列の探
索の中から制御信号００を探し求める。このようにして
信号００が、所定周期Ｔで連続して数回以上検出される
と初めて制御信号００を検出したとするものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような制御信号の検出方法では、制御信号を伝送してい
るデータ系列のタイムスロットＸ以外のタイムスロット
Ｙに制御信号と同じ００が検出された場合でも、このタ
イムスロットＹに検出窓を固定することとなる。更に、
このタイムスロットＹに００以外が検出されるまで、こ
の検出窓が解除されない。このため、本来のタイムスロ
ットＸに周期Ｔで検出されるようになるまでに非常に時
間がかかる場合があった。
ような制御信号の検出方法では、制御信号を伝送してい
るデータ系列のタイムスロットＸ以外のタイムスロット
Ｙに制御信号と同じ００が検出された場合でも、このタ
イムスロットＹに検出窓を固定することとなる。更に、
このタイムスロットＹに００以外が検出されるまで、こ
の検出窓が解除されない。このため、本来のタイムスロ
ットＸに周期Ｔで検出されるようになるまでに非常に時
間がかかる場合があった。
【０００６】また、複数のタイムスロットに制御信号０
０と同じでデータが含まれている場合もあり、このよう
な場合は、最初に本来のタイムスロットＸで制御信号０
０を検出していたとしても、本来の所定周期Ｔ以外でも
制御信号００と同じデータ００を検出してしまうので、
正常に制御信号を所定周期Ｔで連続して検出し得るまで
には非常に時間がかかっていた。
０と同じでデータが含まれている場合もあり、このよう
な場合は、最初に本来のタイムスロットＸで制御信号０
０を検出していたとしても、本来の所定周期Ｔ以外でも
制御信号００と同じデータ００を検出してしまうので、
正常に制御信号を所定周期Ｔで連続して検出し得るまで
には非常に時間がかかっていた。
【０００７】以上のような問題からして、検出対象信号
（例えば、制御信号）又はフレーム同期信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号又はフレーム同期信号を検出し得る信号検出回路及び
フレーム同期回路の提供が要請されている。
（例えば、制御信号）又はフレーム同期信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号又はフレーム同期信号を検出し得る信号検出回路及び
フレーム同期回路の提供が要請されている。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、Ｐ個毎のＱ個のタイムスロットに
それぞれ検出対象信号を含んだデータ系列を受け、含ま
れているＱ個の検出対象信号を全て検出したときに有意
なデータを出力する信号検出回路において、（１）アド
レスがタイムスロット当たりのビット数より大きいビッ
ト数でなり、各アドレスに対し、現在対象となっている
タイムスロットのデータが検出対象信号であるか否かを
示すことができるデータであって、しかも、現在対象と
なっているタイムスロットのデータがｑ（ｑは１〜Ｑの
いずれか）番目の検出対象信号である場合にはそれ以前
にｑ−１番目までの検出対象信号が正しい間隔で到来し
て いたか否かを示すことができる、ｑ番目の検出対象信
号に特有なデータを予め記憶しているメモリ回路と、
（２）上記データ系列のタイムスロット単位のデータ
を、検出対象信号の照合用に、上記メモリ回路のアドレ
スの一部として与える第１のデータ供給手段と、（３）
上記メモリ回路から出力されたデータを、Ｐタイムスロ
ット期間だけ遅延させて、今までの検出対象信号の受信
状態の特定用に、上記メモリ回路の残部のアドレスとし
て与える第２のデータ供給手段とを備えることを特徴と
する。
め、第１の本発明は、Ｐ個毎のＱ個のタイムスロットに
それぞれ検出対象信号を含んだデータ系列を受け、含ま
れているＱ個の検出対象信号を全て検出したときに有意
なデータを出力する信号検出回路において、（１）アド
レスがタイムスロット当たりのビット数より大きいビッ
ト数でなり、各アドレスに対し、現在対象となっている
タイムスロットのデータが検出対象信号であるか否かを
示すことができるデータであって、しかも、現在対象と
なっているタイムスロットのデータがｑ（ｑは１〜Ｑの
いずれか）番目の検出対象信号である場合にはそれ以前
にｑ−１番目までの検出対象信号が正しい間隔で到来し
て いたか否かを示すことができる、ｑ番目の検出対象信
号に特有なデータを予め記憶しているメモリ回路と、
（２）上記データ系列のタイムスロット単位のデータ
を、検出対象信号の照合用に、上記メモリ回路のアドレ
スの一部として与える第１のデータ供給手段と、（３）
上記メモリ回路から出力されたデータを、Ｐタイムスロ
ット期間だけ遅延させて、今までの検出対象信号の受信
状態の特定用に、上記メモリ回路の残部のアドレスとし
て与える第２のデータ供給手段とを備えることを特徴と
する。
【０００９】また、第２の本発明は、Ｐ個毎の少なくと
もＱ個のタイムスロットにフレーム同期信号を含んだフ
レームデータを受け、含まれているＱ個のフレーム同期
信号を全て検出したときにフレーム同期トリガ信号を出
力するフレーム同期回路において、（１）アドレスがタ
イムスロット当たりのビット数より大きいビット数でな
り、各アドレスに対し、現在対象となっているタイムス
ロットのデータがフレーム同期信号であるか否かを示す
ことができるデータであって、しかも、現在対象となっ
ているタイムスロットのデータがｑ（ｑは１〜Ｑのいず
れか）番目のフレーム同期信号である場合にはそれ以前
にｑ−１番目までのフレーム同期信号が正しい間隔で到
来していたか否かを示すことができる、ｑ番目のフレー
ム同期信号に特有なデータを予め記憶しているメモリ回
路と、（２）上記フレームデータのタイムスロット単位
のデータを、検出対象信号の照合用に、上記メモリ回路
のアドレスの一部として与える第１のデータ供給手段
と、（３）上記メモリ回路から出力されたデータを、検
出対象信号が挿入されているＰタイムスロット期間だけ
遅延させて、今までのフレーム同期信号の受信状態の特
定用に、上記メモリ回路の残部のアドレスとして与える
第２のデータ供給手段とを備えることを特徴とする。
もＱ個のタイムスロットにフレーム同期信号を含んだフ
レームデータを受け、含まれているＱ個のフレーム同期
信号を全て検出したときにフレーム同期トリガ信号を出
力するフレーム同期回路において、（１）アドレスがタ
イムスロット当たりのビット数より大きいビット数でな
り、各アドレスに対し、現在対象となっているタイムス
ロットのデータがフレーム同期信号であるか否かを示す
ことができるデータであって、しかも、現在対象となっ
ているタイムスロットのデータがｑ（ｑは１〜Ｑのいず
れか）番目のフレーム同期信号である場合にはそれ以前
にｑ−１番目までのフレーム同期信号が正しい間隔で到
来していたか否かを示すことができる、ｑ番目のフレー
ム同期信号に特有なデータを予め記憶しているメモリ回
路と、（２）上記フレームデータのタイムスロット単位
のデータを、検出対象信号の照合用に、上記メモリ回路
のアドレスの一部として与える第１のデータ供給手段
と、（３）上記メモリ回路から出力されたデータを、検
出対象信号が挿入されているＰタイムスロット期間だけ
遅延させて、今までのフレーム同期信号の受信状態の特
定用に、上記メモリ回路の残部のアドレスとして与える
第２のデータ供給手段とを備えることを特徴とする。
【００１０】
【作用】第１の本発明の信号検出回路によれば、メモリ
回路へのアドレスの一部として与えられる第１のデータ
供給手段からのデータから検出対象信号の検出を行い、
メモリ回路へのアドレスの残部として与えられる第２の
データ供給手段からのデータからＱ個の検出対象信号の
連続性を照合することができ、検出対象信号である場合
は所定の信号を出力することができる。このようにして
タイムスロット毎に照合することができる。
回路へのアドレスの一部として与えられる第１のデータ
供給手段からのデータから検出対象信号の検出を行い、
メモリ回路へのアドレスの残部として与えられる第２の
データ供給手段からのデータからＱ個の検出対象信号の
連続性を照合することができ、検出対象信号である場合
は所定の信号を出力することができる。このようにして
タイムスロット毎に照合することができる。
【００１１】また、第２の本発明のフレーム同期回路
は、フレーム同期信号と同じタイムスロット単位でメモ
リ回路のアドレスの一部へデータを与える。更に第２の
データ供給手段からＰタイムスロット前のメモリ回路出
力データがメモリ回路のアドレスの残部に与えられるの
で、メモリ回路はこれらの２種類のデータを組み合わせ
たアドレスに記憶されているデータを出力する。その出
力データは、フレーム同期信号であるか否かを示すもの
になっており、また、Ｑ個のフレーム同期信号を受信で
きたか否かを示すものになっており、Ｑ個のフレーム同
期信号を受信できたことを示すデータは、フレーム同期
トリガ信号となる。
は、フレーム同期信号と同じタイムスロット単位でメモ
リ回路のアドレスの一部へデータを与える。更に第２の
データ供給手段からＰタイムスロット前のメモリ回路出
力データがメモリ回路のアドレスの残部に与えられるの
で、メモリ回路はこれらの２種類のデータを組み合わせ
たアドレスに記憶されているデータを出力する。その出
力データは、フレーム同期信号であるか否かを示すもの
になっており、また、Ｑ個のフレーム同期信号を受信で
きたか否かを示すものになっており、Ｑ個のフレーム同
期信号を受信できたことを示すデータは、フレーム同期
トリガ信号となる。
【００１２】
【実施例】次にこの発明を制御信号検出回路に適用した
実施例を図面を用いて説明する。
実施例を図面を用いて説明する。
【００１３】『第１実施例』： 図１は制御信号検出
回路の機能構成図である。この図１において、制御信号
検出回路は、主にシリアル／パラレル（Ｓ／Ｐ）変換回
路２と、ＲＯＭ３と、ｍ段シフトレジスタ４とから構成
されている。入力端子１には、制御信号が多重化されて
いるシリアルデータが与えられ、この入力端子１からシ
リアルデータがＳ／Ｐ変換回路３に与えられる。
回路の機能構成図である。この図１において、制御信号
検出回路は、主にシリアル／パラレル（Ｓ／Ｐ）変換回
路２と、ＲＯＭ３と、ｍ段シフトレジスタ４とから構成
されている。入力端子１には、制御信号が多重化されて
いるシリアルデータが与えられ、この入力端子１からシ
リアルデータがＳ／Ｐ変換回路３に与えられる。
【００１４】このシリアルデータは、図４（ａ）に示す
ように、１フレームが４タイムスロットから構成され、
この１タイムスロットが４ビットから構成されていると
する。例えば、フレームｎのタイムスロット０は、デー
タが１０００に設定されている。また、フレームｎ＋１
では、タイムスロット１に制御信号１１１１が設定され
ている。
ように、１フレームが４タイムスロットから構成され、
この１タイムスロットが４ビットから構成されていると
する。例えば、フレームｎのタイムスロット０は、デー
タが１０００に設定されている。また、フレームｎ＋１
では、タイムスロット１に制御信号１１１１が設定され
ている。
【００１５】この制御信号は、四つの連続するフレーム
（４フレームをフレーム０、１、２ 、３と呼ぶ）にそれ
ぞれ、４ビット構成で異なる値が設定されている。即
ち、図２に示すようにフレーム０では制御信号として１
１１１（１６進数でＦ）を設定している。また、フレー
ム１では制御信号として００００を設定している。更
に、フレーム２では制御信号として１０１０（１６進数
でＡ）を設定している。更にまた、フレーム３では制御
信号として０１０１（１６進数で５）を設定している。
（４フレームをフレーム０、１、２ 、３と呼ぶ）にそれ
ぞれ、４ビット構成で異なる値が設定されている。即
ち、図２に示すようにフレーム０では制御信号として１
１１１（１６進数でＦ）を設定している。また、フレー
ム１では制御信号として００００を設定している。更
に、フレーム２では制御信号として１０１０（１６進数
でＡ）を設定している。更にまた、フレーム３では制御
信号として０１０１（１６進数で５）を設定している。
【００１６】このように各フレームごとに、制御信号を
異なるビット値に設定しているのは、この制御信号Ｆ、
０、Ａ、５（１６進数表示）によって所定の制御を行う
ことと、制御信号以外のデータによって制御信号として
誤判定されないようにするためなどである。
異なるビット値に設定しているのは、この制御信号Ｆ、
０、Ａ、５（１６進数表示）によって所定の制御を行う
ことと、制御信号以外のデータによって制御信号として
誤判定されないようにするためなどである。
【００１７】図４及び図５は、一連のタイムチャート
を、紙面の大きさの関係から、２分割して示している。
図４では制御信号１１１１（１６進数表示でＦ）は、フ
レームｎ＋１のタイムスロット１に設定されている。図
５では制御信号００００は、フレームｎ＋２のタイムス
ロット１に設定されている。更に、図５では制御信号１
０１０（１６進数表示でＡ）は、フレームｎ＋３のタイ
ムスロット１に設定されている。更にまた、図５で制御
信号０１０１（１６進数表示で５）は、フレームｎ＋４
のタイムスロット１に設定されている。
を、紙面の大きさの関係から、２分割して示している。
図４では制御信号１１１１（１６進数表示でＦ）は、フ
レームｎ＋１のタイムスロット１に設定されている。図
５では制御信号００００は、フレームｎ＋２のタイムス
ロット１に設定されている。更に、図５では制御信号１
０１０（１６進数表示でＡ）は、フレームｎ＋３のタイ
ムスロット１に設定されている。更にまた、図５で制御
信号０１０１（１６進数表示で５）は、フレームｎ＋４
のタイムスロット１に設定されている。
【００１８】Ｓ／Ｐ変換回路３は、シリアルデータが１
タイムスロット４ビットで構成されるため、シリアルデ
ータから図４（ｂ）、図５（ｂ）に示すように４ビット
のパラレルデータに変換して、ＲＯＭ３の上位アドレス
入力端子に与える。
タイムスロット４ビットで構成されるため、シリアルデ
ータから図４（ｂ）、図５（ｂ）に示すように４ビット
のパラレルデータに変換して、ＲＯＭ３の上位アドレス
入力端子に与える。
【００１９】このＲＯＭ３は、上位アドレス入力端子に
Ｓ／Ｐ変換回路２からのパラレルデータを取り込み、一
方、下位アドレス入力端子にはｍ段シフトレジスタ４か
ら３ビットのパラレルデータを取り込む。
Ｓ／Ｐ変換回路２からのパラレルデータを取り込み、一
方、下位アドレス入力端子にはｍ段シフトレジスタ４か
ら３ビットのパラレルデータを取り込む。
【００２０】図３は上記ＲＯＭ３の記憶データの説明図
である。この図３において、縦軸は上位アドレス入力値
０〜Ｆ（１６進数表示）を表し、横軸は下位アド入力値
０〜７を表すものである。この図３に示すようにアドレ
ス『Ｆ０』には『１』を記憶している。また、アドレス
『０１』には『２』を記憶している。更に、アドレス
『Ａ２』には『３』を記憶している。更にまた、アドレ
ス『５３』には『４』を記憶している。その他の全ての
アドレスには『０』を記憶している。
である。この図３において、縦軸は上位アドレス入力値
０〜Ｆ（１６進数表示）を表し、横軸は下位アド入力値
０〜７を表すものである。この図３に示すようにアドレ
ス『Ｆ０』には『１』を記憶している。また、アドレス
『０１』には『２』を記憶している。更に、アドレス
『Ａ２』には『３』を記憶している。更にまた、アドレ
ス『５３』には『４』を記憶している。その他の全ての
アドレスには『０』を記憶している。
【００２１】このようにＲＯＭ３がデータを記憶してい
るのは、制御信号がＦ→０→Ａ→５という順に受信され
たときに、ＲＯＭ３の出力として１→２→３→４と、４
フレーム分出力し得るようにして、完全に制御信号の検
出を完了したことを判断できるようにすることと、制御
信号以外のデータが入力されたときに０を出力し、検出
誤りが起きないようにするためである。
るのは、制御信号がＦ→０→Ａ→５という順に受信され
たときに、ＲＯＭ３の出力として１→２→３→４と、４
フレーム分出力し得るようにして、完全に制御信号の検
出を完了したことを判断できるようにすることと、制御
信号以外のデータが入力されたときに０を出力し、検出
誤りが起きないようにするためである。
【００２２】即ち、ＲＯＭ３への上位アドレス入力は制
御信号の照合に使用し、下位アドレス入力は制御信号の
フレーム番号の照合に用いるものである。
御信号の照合に使用し、下位アドレス入力は制御信号の
フレーム番号の照合に用いるものである。
【００２３】このようにして、ＲＯＭ３から出力された
データは出力端子５に３ビットパタレルデータとして与
えられる（図４（ｄ）、図５（ｄ）参照）。この出力デ
ータは更に、ｍ段シフトレジスタ４にも同時に与えられ
る。ｍ段のｍは１フレームのタイムスロット数である。
即ちこの実施例では、ｍ＝４である。ｍ（４）段シフト
レジスタ４は、ＲＯＭ３の出力データをシフトさせて、
再びＲＯＭ３の下位アドレス入力端子に与えるものであ
る。このｍ段シフトレジスタ４は、初期状態では０を出
力し、下位アドレス入力端子に与えるものである。
データは出力端子５に３ビットパタレルデータとして与
えられる（図４（ｄ）、図５（ｄ）参照）。この出力デ
ータは更に、ｍ段シフトレジスタ４にも同時に与えられ
る。ｍ段のｍは１フレームのタイムスロット数である。
即ちこの実施例では、ｍ＝４である。ｍ（４）段シフト
レジスタ４は、ＲＯＭ３の出力データをシフトさせて、
再びＲＯＭ３の下位アドレス入力端子に与えるものであ
る。このｍ段シフトレジスタ４は、初期状態では０を出
力し、下位アドレス入力端子に与えるものである。
【００２４】（動作）： フレームｎのタイムスロッ
ト１のデータは３でシフトレジスタ４の出力は０である
ので、ＲＯＭ３へのアドレス入力は３０となり、図３か
ら明らかなように、ＲＯＭ３の出力は０となる。この値
は０であるので制御信号としては検出されていない。
ト１のデータは３でシフトレジスタ４の出力は０である
ので、ＲＯＭ３へのアドレス入力は３０となり、図３か
ら明らかなように、ＲＯＭ３の出力は０となる。この値
は０であるので制御信号としては検出されていない。
【００２５】この０は、シフトレジスタ４を通じて、１
フレーム期間の経過後に、ＲＯＭ３の下位アドレス入力
端子に与えられる。フレームｎ＋１のタイムスロット１
ではデータが１１１１（Ｆ）であり、このＦはＲＯＭ３
の上位アドレス入力端子に与えられる。アドレスＦ０に
よってＲＯＭ３から１が出力される。即ち、制御信号を
含む４個のフレーム中の１フレーム目の制御信号１１１
１（Ｆ）を検出したことになる。
フレーム期間の経過後に、ＲＯＭ３の下位アドレス入力
端子に与えられる。フレームｎ＋１のタイムスロット１
ではデータが１１１１（Ｆ）であり、このＦはＲＯＭ３
の上位アドレス入力端子に与えられる。アドレスＦ０に
よってＲＯＭ３から１が出力される。即ち、制御信号を
含む４個のフレーム中の１フレーム目の制御信号１１１
１（Ｆ）を検出したことになる。
【００２６】この出力値１（１６進数表示）はシフトレ
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
２のタイムスロット１でシフトレジスタ４から出力され
る。なお、フレームｎ＋１のタイムスロット２、３及び
フレームｎ＋２のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋２のタイムスロット１の信
号は００００（０）であり、この値０がＲＯＭ３の上位
アドレス入力端子に入力されると共に、下位アドレス入
力には１が与えられるので、ＲＯＭ３の出力は２にな
る。即ち、２フレーム目の制御信号０を検出したことに
なる。
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
２のタイムスロット１でシフトレジスタ４から出力され
る。なお、フレームｎ＋１のタイムスロット２、３及び
フレームｎ＋２のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋２のタイムスロット１の信
号は００００（０）であり、この値０がＲＯＭ３の上位
アドレス入力端子に入力されると共に、下位アドレス入
力には１が与えられるので、ＲＯＭ３の出力は２にな
る。即ち、２フレーム目の制御信号０を検出したことに
なる。
【００２７】この出力値２（１６進数表示）はシフトレ
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
３のタイムスロット１でシフトレジスタ４から出力され
る。なお、フレームｎ＋２のタイムスロット２、３及び
フレームｎ＋３のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋３のタイムスロット１で
は、１０１０（Ａ）がＲＯＭ３の上位アドレス入力端子
に与えられる。下位アドレス入力端子には２（１６進数
表示）が与えられるので、ＲＯＭ３の出力は３となる。
即ち、３フレーム目の制御信号Ａを検出したことにな
る。
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
３のタイムスロット１でシフトレジスタ４から出力され
る。なお、フレームｎ＋２のタイムスロット２、３及び
フレームｎ＋３のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋３のタイムスロット１で
は、１０１０（Ａ）がＲＯＭ３の上位アドレス入力端子
に与えられる。下位アドレス入力端子には２（１６進数
表示）が与えられるので、ＲＯＭ３の出力は３となる。
即ち、３フレーム目の制御信号Ａを検出したことにな
る。
【００２８】この出力値３（１６進数表示）はシフトレ
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
４のタイムスロット１でシフトレジスタ４から出力され
る。 なお、フレームｎ＋３のタイムスロット２、３及び
フレームｎ＋４のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋４のタイムスロット１では
０１０１（５）がＲＯＭ３の上位アドレス入力端子に与
えられる。下位アドレス入力端子には３（１６進数表
示）が与えられるので、ＲＯＭ３の出力は４（１６進数
表示；２進数表示では１００）となる。即ち、４フレー
ム目の制御信号５を検出したことになる。
ジスタ４に与えられ、１フレーム期間後のフレームｎ＋
４のタイムスロット１でシフトレジスタ４から出力され
る。 なお、フレームｎ＋３のタイムスロット２、３及び
フレームｎ＋４のタイムスロット１では、そのタイミン
グでシフトレジスタ４から０が出力されているため、入
力データに拘わらず、ＲＯＭ３から０が出力される（図
３参照）。次にフレームｎ＋４のタイムスロット１では
０１０１（５）がＲＯＭ３の上位アドレス入力端子に与
えられる。下位アドレス入力端子には３（１６進数表
示）が与えられるので、ＲＯＭ３の出力は４（１６進数
表示；２進数表示では１００）となる。即ち、４フレー
ム目の制御信号５を検出したことになる。
【００２９】以上のようにして、４フレームに挿入され
ている４個の制御信号を正常に全て検出することができ
るのである。即ち、検出完了信号として、ＲＯＭ３の出
力４（１６進数表示；２進数表示では１００）の最上位
ビットが１となり、出力端子５へ与えるものである。な
お、１、２、３個目の制御信号を検出した段階ではそれ
ぞれ、ＲＯＭ３の出力は、１（１６進数表示；２進数表
示では００１）、２（１６進数表示；２進数表示では０
１０）、３（１６進数表示；２進数表示では０１１）で
あるので、ＲＯＭ３の出力の最上位ビットは０である。
また、制御信号以外がＲＯＭ３の上位アドレス入力端子
に与えられた場合に、０で出力するようにしているので
誤判定を起こす心配も軽減される。
ている４個の制御信号を正常に全て検出することができ
るのである。即ち、検出完了信号として、ＲＯＭ３の出
力４（１６進数表示；２進数表示では１００）の最上位
ビットが１となり、出力端子５へ与えるものである。な
お、１、２、３個目の制御信号を検出した段階ではそれ
ぞれ、ＲＯＭ３の出力は、１（１６進数表示；２進数表
示では００１）、２（１６進数表示；２進数表示では０
１０）、３（１６進数表示；２進数表示では０１１）で
あるので、ＲＯＭ３の出力の最上位ビットは０である。
また、制御信号以外がＲＯＭ３の上位アドレス入力端子
に与えられた場合に、０で出力するようにしているので
誤判定を起こす心配も軽減される。
【００３０】例えば、各フレームのタイムスロット２の
データは、フレームｎがＦで、フレームｎ＋１が０で、
フレームｎ＋２がＡであり、制御信号のフレーム２まで
同じ信号を検出することができるが、次のフレームｎ＋
３がＦであるため、ＲＯＭ３へのアドレスがＦ３となり
出力は０となる。そして、次のフレームｎ＋４で、再び
制御信号のフレーム０のＦの検出を始める。
データは、フレームｎがＦで、フレームｎ＋１が０で、
フレームｎ＋２がＡであり、制御信号のフレーム２まで
同じ信号を検出することができるが、次のフレームｎ＋
３がＦであるため、ＲＯＭ３へのアドレスがＦ３となり
出力は０となる。そして、次のフレームｎ＋４で、再び
制御信号のフレーム０のＦの検出を始める。
【００３１】また、各フレームのタイムスロット０のデ
ータは、フレームｎ〜ｎ＋４まで、制御信号のフレーム
０のＦと異なるデータであるので、常にＦの検出を続け
ている。
ータは、フレームｎ〜ｎ＋４まで、制御信号のフレーム
０のＦと異なるデータであるので、常にＦの検出を続け
ている。
【００３２】以上のようにして、制御信号が４フレーム
正常に順番に検出されない限り、検出完了信号はＲＯＭ
３から出力されない。制御信号と異なるデータの次のフ
レームでは、必ず制御信号のフレーム０のＦを検出し得
るように、ＲＯＭ３のデータを記憶しているので、以上
のような動作を行うことができる。このようにして、全
部のタイムスロットの制御信号の有無をシリアルに確認
することができる。
正常に順番に検出されない限り、検出完了信号はＲＯＭ
３から出力されない。制御信号と異なるデータの次のフ
レームでは、必ず制御信号のフレーム０のＦを検出し得
るように、ＲＯＭ３のデータを記憶しているので、以上
のような動作を行うことができる。このようにして、全
部のタイムスロットの制御信号の有無をシリアルに確認
することができる。
【００３３】（第１実施例の効果）： 以上の第１実
施例の制御信号検出回路によれば、全部のタイムスロッ
トの制御信号の検出をシリアルに行い、制御信号を伝送
しているタイムスロットＸ（例えば、１）以外のタイム
スロットＹ（例えば、２）に制御信号と数フレーム同一
の信号が検出されても、制御信号が全フレーム（例え
ば、４フレーム）連続して受信された時点で、即座にタ
イムスロットＸに制御信号の検出完了を得ることができ
る。
施例の制御信号検出回路によれば、全部のタイムスロッ
トの制御信号の検出をシリアルに行い、制御信号を伝送
しているタイムスロットＸ（例えば、１）以外のタイム
スロットＹ（例えば、２）に制御信号と数フレーム同一
の信号が検出されても、制御信号が全フレーム（例え
ば、４フレーム）連続して受信された時点で、即座にタ
イムスロットＸに制御信号の検出完了を得ることができ
る。
【００３４】従って、従来に比べ短い時間で迅速に制御
信号を精度良く検出でき、そのための回路構成も簡単で
ある。
信号を精度良く検出でき、そのための回路構成も簡単で
ある。
【００３５】『第２実施例』： 上述の第１実施例で
は、１タイムスロットを４ビットとし、１フレームが４
タイムスロット（１６ビット）からなるデータ系列で、
制御信号が４フレームに分散しているパターンを例に挙
げたが、この第２実施例ではもっと一般的な構成で説明
する。
は、１タイムスロットを４ビットとし、１フレームが４
タイムスロット（１６ビット）からなるデータ系列で、
制御信号が４フレームに分散しているパターンを例に挙
げたが、この第２実施例ではもっと一般的な構成で説明
する。
【００３６】即ち、１タイムスロットがＬビットの場合
は、Ｓ／Ｐ変換回路２の出力をＬビットとし、ＲＯＭ３
の上位アドレスをＬビットとする。また、１フレームが
Ｐタイムスロットからなる場合は、ｍ段シフトレジスタ
４のシフト段数をＰ段にする。制御信号がＱフレームに
分散して挿入されている場合はＱ−１をバイナリ表示で
きるビット数をＲとすると、ＲＯＭ３の出力、ｍ段シフ
トレジスタ４の入出力、ＲＯＭ３の下位アドレスをＲ＋
１ビットにする。
は、Ｓ／Ｐ変換回路２の出力をＬビットとし、ＲＯＭ３
の上位アドレスをＬビットとする。また、１フレームが
Ｐタイムスロットからなる場合は、ｍ段シフトレジスタ
４のシフト段数をＰ段にする。制御信号がＱフレームに
分散して挿入されている場合はＱ−１をバイナリ表示で
きるビット数をＲとすると、ＲＯＭ３の出力、ｍ段シフ
トレジスタ４の入出力、ＲＯＭ３の下位アドレスをＲ＋
１ビットにする。
【００３７】また、ＲＯＭ３の容量を上位アドレス
２Ｌ、下位アドレス２Ｒ＋１に変更する。例えば、Ｌ＝
８、Ｑ＝１２８の場合、上位アドレス２５６（１６進数
表示でＦＦ）、下位アドレス２５６（ＦＦ）とする。更
に、上位アドレスに制御信号パターンを対応させ、下位
アドレスに制御信号のフレーム番号（この場合のフレー
ム番号は図２の場合と同様に０から始まるもの）、フレ
ーム番号＋１をＲＯＭ３に記憶するデータとする。最後
のフレームＱ−１ではＲＯＭ３のデータ出力の最上位ビ
ットが１になるように書き込む。これは検出完了信号と
して用いるためである。制御信号の検出に使用しないア
ドレスにはデータとして全て０を記憶しておくことが検
出判定を行い易くするうえで好ましい。
２Ｌ、下位アドレス２Ｒ＋１に変更する。例えば、Ｌ＝
８、Ｑ＝１２８の場合、上位アドレス２５６（１６進数
表示でＦＦ）、下位アドレス２５６（ＦＦ）とする。更
に、上位アドレスに制御信号パターンを対応させ、下位
アドレスに制御信号のフレーム番号（この場合のフレー
ム番号は図２の場合と同様に０から始まるもの）、フレ
ーム番号＋１をＲＯＭ３に記憶するデータとする。最後
のフレームＱ−１ではＲＯＭ３のデータ出力の最上位ビ
ットが１になるように書き込む。これは検出完了信号と
して用いるためである。制御信号の検出に使用しないア
ドレスにはデータとして全て０を記憶しておくことが検
出判定を行い易くするうえで好ましい。
【００３８】（第２実施例の効果）： 以上の第２実
施例によれば、１タイムスロットのビット長、１フレー
ムのタイムスロット数、制御信号のフレーム数に関わら
ず、全部のタイムスロットの制御信号の検出をシリアル
に行い、制御信号を伝送しているタイムスロットＸ以外
のタイムスロットＹに制御信号と数フレーム同一の信号
が検出されても、制御信号が全フレーム連続して受信さ
れた時点で、即座にタイムスロットＸに制御信号の検出
完了を得ることができる。
施例によれば、１タイムスロットのビット長、１フレー
ムのタイムスロット数、制御信号のフレーム数に関わら
ず、全部のタイムスロットの制御信号の検出をシリアル
に行い、制御信号を伝送しているタイムスロットＸ以外
のタイムスロットＹに制御信号と数フレーム同一の信号
が検出されても、制御信号が全フレーム連続して受信さ
れた時点で、即座にタイムスロットＸに制御信号の検出
完了を得ることができる。
【００３９】従って、従来に比べ短い時間で迅速に制御
信号を精度良く検出でき、そのための回路構成も簡単と
なる。
信号を精度良く検出でき、そのための回路構成も簡単と
なる。
【００４０】（他の実施例）： （１）尚、以上の実
施例においては、制御信号が一つのパターンについて説
明したが、複数の制御信号の場合にも、ＲＯＭの下位ア
ドレスを増すことによって、簡単に対応することができ
る。
施例においては、制御信号が一つのパターンについて説
明したが、複数の制御信号の場合にも、ＲＯＭの下位ア
ドレスを増すことによって、簡単に対応することができ
る。
【００４１】図６は３種類の制御信号パターンを示すも
のである。図７は図６に対応するＲＯＭのデータを示す
ものである。尚、図７に示すように、制御信号に無関係
なアドレスは０を記憶するものである。
のである。図７は図６に対応するＲＯＭのデータを示す
ものである。尚、図７に示すように、制御信号に無関係
なアドレスは０を記憶するものである。
【００４２】この図７において、制御信号ａはＲＯＭに
対してアドレスＦ０（１６進数表示）→Ｆ１→Ｆ２と遷
移し、アドレスＦ２に対するＲＯＭの出力を３にするこ
とによって検出完了とする。また、制御信号ｂは図７の
アドレス００→０４→０５と遷移し、アドレス０５に対
するＲＯＭの出力を６にすることによって検出完了とす
る。更に、制御信号ｃはＦ０→０１→Ｆ７→０８と遷移
し、アドレス０８に対するＲＯＭの出力を９にすること
によって検出完了とするものである。
対してアドレスＦ０（１６進数表示）→Ｆ１→Ｆ２と遷
移し、アドレスＦ２に対するＲＯＭの出力を３にするこ
とによって検出完了とする。また、制御信号ｂは図７の
アドレス００→０４→０５と遷移し、アドレス０５に対
するＲＯＭの出力を６にすることによって検出完了とす
る。更に、制御信号ｃはＦ０→０１→Ｆ７→０８と遷移
し、アドレス０８に対するＲＯＭの出力を９にすること
によって検出完了とするものである。
【００４３】以上のようにＲＯＭの下位アドレスを各制
御信号ａ、ｂ、ｃ別に設定しておくことで、誤判定する
ことなく各制御信号を正確に検出することができる。例
えば、制御信号ａとｃのフレーム番号０のパターンが同
じＦであるため、制御信号ａとｃ共に、アドレスＦ０を
とるが、フレーム番号１では異なるアドレスＦ１、０１
をとっているため、誤検出することはないと考えられ
る。このようにして、複数の制御信号の検出にも対応で
きるものである。
御信号ａ、ｂ、ｃ別に設定しておくことで、誤判定する
ことなく各制御信号を正確に検出することができる。例
えば、制御信号ａとｃのフレーム番号０のパターンが同
じＦであるため、制御信号ａとｃ共に、アドレスＦ０を
とるが、フレーム番号１では異なるアドレスＦ１、０１
をとっているため、誤検出することはないと考えられ
る。このようにして、複数の制御信号の検出にも対応で
きるものである。
【００４４】（２）また、上述の実施例ではＲＯＭを使
用したが、この他にＲＡＭを使用してデータを記憶する
こともできる。
用したが、この他にＲＡＭを使用してデータを記憶する
こともできる。
【００４５】（３）更に、この制御信号（少なくとも１
ビット以上）の検出によって、伝送異常の有無を判断
（セーフガードを判断）し、伝送モードをセーフガード
モードなどに切り替えるような構成を付加するこで伝送
装置や伝送システムを実現することもできる。尚、この
セーフガードモードとは、例えば、異常時などに対応し
て対処する通信方法である。また、上述のような伝送装
置や伝送システムとして、トランスコーダ（Ｔｒａｎｓ
ｃｏｄｅｒ）や、ＤＡＣＳ（Ｄｉｇｉｔａｌ Ａｃｃｅ
ｓｓ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）な
どを挙げることができる。
ビット以上）の検出によって、伝送異常の有無を判断
（セーフガードを判断）し、伝送モードをセーフガード
モードなどに切り替えるような構成を付加するこで伝送
装置や伝送システムを実現することもできる。尚、この
セーフガードモードとは、例えば、異常時などに対応し
て対処する通信方法である。また、上述のような伝送装
置や伝送システムとして、トランスコーダ（Ｔｒａｎｓ
ｃｏｄｅｒ）や、ＤＡＣＳ（Ｄｉｇｉｔａｌ Ａｃｃｅ
ｓｓ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）な
どを挙げることができる。
【００４６】（４）更にまた、上述の実施例の図３の
他、ＲＯＭの下位アドレスを制御信号の検出に用い、更
にＲＯＭの上位アドレスをフレーム番号の照合に用いて
制御信号の検出を行うように構成しても良い。
他、ＲＯＭの下位アドレスを制御信号の検出に用い、更
にＲＯＭの上位アドレスをフレーム番号の照合に用いて
制御信号の検出を行うように構成しても良い。
【００４７】（５）また、上述の実施例では制御信号の
検出を例にして説明したが、フレームにフレーム同期信
号が含まれて受信される場合の、フレーム同期回路とし
ても適用することができる。即ち、制御信号に代わって
フレーム同期信号を各フレームから検出し得るように、
フレーム同期信号と同じタイムスロット単位で取り込
み、上述と同じようなＲＯＭデータを作成し、検出完了
信号に代わってフレーム同期トリガ信号を出力するよう
に構成することもできる。
検出を例にして説明したが、フレームにフレーム同期信
号が含まれて受信される場合の、フレーム同期回路とし
ても適用することができる。即ち、制御信号に代わって
フレーム同期信号を各フレームから検出し得るように、
フレーム同期信号と同じタイムスロット単位で取り込
み、上述と同じようなＲＯＭデータを作成し、検出完了
信号に代わってフレーム同期トリガ信号を出力するよう
に構成することもできる。
【００４８】このように構成することで、非常に簡単な
構成で迅速にフレーム同期トリガ信号を得るフレーム同
期回路を実現することができる。
構成で迅速にフレーム同期トリガ信号を得るフレーム同
期回路を実現することができる。
【００４９】
【発明の効果】以上述べた様に、第１の本発明の信号検
出回路によれば、メモリ回路は第１のデータ供給手段か
ら与えられるデータと、第２のデータ供給手段から与え
られるデータとから、該当するアドレスの記憶データを
指定し検出対象信号である場合は所定の信号を出力する
構成であるので、検出対象信号が含まれているデータ系
列から簡単な構成で短い時間に検出対象信号を検出する
ことができる。
出回路によれば、メモリ回路は第１のデータ供給手段か
ら与えられるデータと、第２のデータ供給手段から与え
られるデータとから、該当するアドレスの記憶データを
指定し検出対象信号である場合は所定の信号を出力する
構成であるので、検出対象信号が含まれているデータ系
列から簡単な構成で短い時間に検出対象信号を検出する
ことができる。
【００５０】また、第２の本発明のフレーム同期回路に
よれば、メモリ回路は第１のデータ供給手段から与えら
れるデータと、第２のデータ供給手段から与えられるデ
ータとから、該当するアドレスの記憶データを指定しフ
レーム同期信号である場合は所定のフレーム同期トリガ
信号を出力する構成であるので、簡単な構成で短い時間
にフレーム同期信号を検出し、フレーム同期トリガ信号
を出力することができる。
よれば、メモリ回路は第１のデータ供給手段から与えら
れるデータと、第２のデータ供給手段から与えられるデ
ータとから、該当するアドレスの記憶データを指定しフ
レーム同期信号である場合は所定のフレーム同期トリガ
信号を出力する構成であるので、簡単な構成で短い時間
にフレーム同期信号を検出し、フレーム同期トリガ信号
を出力することができる。
【図１】この発明の一実施例の制御信号検出回路の機能
構成図である。
構成図である。
【図２】一実施例の制御信号の説明図である。
【図３】一実施例のＲＯＭのデータの説明図である。
【図４】一実施例の動作タイミングチャート（その１）
である。
である。
【図５】一実施例の動作タイミングチャート（その２）
である。
である。
【図６】他の実施例の制御信号の説明図である。
【図７】他の実施例のＲＯＭのデータの説明図である。
１…入力端子、２…シリアル／パラレル（Ｓ／Ｐ）変換
回路、３…ＲＯＭ、４…ｍ段シフトレジスタ、５…出力
端子。
回路、３…ＲＯＭ、４…ｍ段シフトレジスタ、５…出力
端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−28543（ＪＰ，Ａ) 特開 昭59−167146（ＪＰ，Ａ) 特開 昭57−58438（ＪＰ，Ａ) 特開 平１−196932（ＪＰ，Ａ) 特開 平２−180442（ＪＰ，Ａ) 特開 平３−48538（ＪＰ，Ａ) 特開 平２−305131（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04L 7/00
Claims (6)
- 【請求項１】 Ｐ（Ｐは２以上の整数）個毎のＱ（Ｑは
２以上の整数）個のタイムスロットにそれぞれ検出対象
信号を含んだデータ系列を受け、含まれているＱ個の検
出対象信号を全て検出したときに有意なデータを出力す
る信号検出回路において、アドレスがタイムスロット当たりのビット数より大きい
ビット数でなり、各アドレスに対し、現在対象となって
いるタイムスロットのデータが検出対象信号であるか否
かを示すことができるデータであって、しかも、現在対
象となっているタイムスロットのデータがｑ（ｑは１〜
Ｑのいずれか）番目の検出対象信号である場合にはそれ
以前にｑ−１番目までの検出対象信号が正しい間隔で到
来していたか否かを示すことができる、ｑ番目の検出対
象信号に特有な データを予め記憶しているメモリ回路
と、 上記データ系列のタイムスロット単位のデータを、検出
対象信号の照合用に、上記メモリ回路のアドレスの一部
として与える第１のデータ供給手段と、 上記メモリ回路からタイムスロット単位に出力されたデ
ータを、Ｐタイムスロット期間だけ遅延させて、今まで
の検出対象信号の受信状態の特定用に、上記メモリ回路
の残部のアドレスとして与える第２のデータ供給手段と
を備えることを特徴とする信号検出回路。 - 【請求項２】 上記検出対象信号の種類がＳ（Ｓは２以
上）種類であり、第ｓ（ｓは１〜Ｓのいずれか）番目の
種類の検出対象信号がＰ個毎のＱｓ（Ｑｓは２以上の整
数）個のタイムスロットにそれぞれ含まれている請求項
１に記載の信号検出回路において、 上記メモリ回路、上記第１のデータ供給手段及び上記第
２のデータ供給手段は、Ｓ種類の検出対象信号の全てに
共通のものであると共に、 上記メモリ回路は、第ｓ番目の種類のＱｓ個の検出対象
信号がＰ個毎のタイムスロットで正しく入力された場合
における自己からの出力データの変化が、検出対象信号
の種類によって異なり、しかも、第Ｑｓ番目の検出対象
信号の入力時の 出力データは他の種類と区別できるよう
に、データを記憶している ことを特徴とする信号検出回
路。 - 【請求項３】 請求項１又は２に記載の信号検出回路に
おいて、 上記第２のデータ供給手段は、タイムスロット毎にシフ
ト動作するＰ段のシフトレジスタであることを特徴とす
る信号検出回路。 - 【請求項４】 Ｐ個毎の少なくともＱ個のタイムスロッ
トにフレーム同期信号を含んだフレームデータを受け、
含まれているＱ個のフレーム同期信号を全て検出したと
きにフレーム同期トリガ信号を出力するフレーム同期回
路において、 アドレスがタイムスロット当たりのビット数より大きい
ビット数でなり、各アドレスに対し、現在対象となって
いるタイムスロットのデータがフレーム同期信号である
か否かを示すことができるデータであって、しかも、現
在対象となっているタイムスロットのデータがｑ（ｑは
１〜Ｑのいずれか）番目のフレーム同期信号である場合
にはそれ以前にｑ−１番目までのフレーム同期信号が正
しい間隔で到来していたか否かを示すことができる、ｑ
番目のフレーム同期信号に特有なデータを予め記憶して
いるメモリ回路と、 上記フレームデータのタイムスロット単位のデータを、
検出対象信号の照合用に、上記メモリ回路のアドレスの
一部として与える第１のデータ供給手段と、 上記メモリ回路からタイムスロット単位に出力されたデ
ータを、Ｐタイムスロット期間だけ遅延させて、今まで
のフレーム同期信号の受信状態の特定用に、上記メモリ
回路の残部のアドレスとして与える第２のデータ供給手
段とを備える ことを特徴とするフレーム同期回路。 - 【請求項５】 上記フレーム同期信号の種類がＳ（Ｓは
２以上）種類であり、第ｓ（ｓは１〜Ｓのいずれか）番
目の種類のフレーム同期信号がＰ個毎のＱｓ（Ｑｓは２
以上の整数）個のタイムスロットにそれぞれ含まれてい
る請求項４に記載のフレーム同期回路において、 上記メモリ回路、上記第１のデータ供給手段及び上記第
２のデータ供給手段は、Ｓ種類のフレーム同期信号の全
てに共通のものであると共に、 上記メモリ回路は、第ｓ番目の種類のＱｓ個のフレーム
同期信号がＰ個毎のタイムスロットで正しく入力された
場合における自己からの出力データの変化が、 フレーム
同期信号の種類によって異なり、しかも、第Ｑｓ番目の
フレーム同期信号の入力時の出力データは他の種類と区
別できるように、データを記憶している ことを特徴とす
るフレーム同期回路。 - 【請求項６】 請求項４又は５に記載のフレーム同期回
路において、 上記第２のデータ供給手段は、タイムスロット毎にシフ
ト動作するＰ段のシフトレジスタであることを特徴とす
るフレーム同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229410A JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
| US08/526,213 US5740372A (en) | 1994-09-26 | 1995-09-11 | Circuit which detects a signal in successive frames by feeding back look up data with one frame delay as addresses to look up memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229410A JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897791A JPH0897791A (ja) | 1996-04-12 |
| JP3048504B2 true JP3048504B2 (ja) | 2000-06-05 |
Family
ID=16891789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229410A Expired - Fee Related JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5740372A (ja) |
| JP (1) | JP3048504B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5898897A (en) * | 1996-10-18 | 1999-04-27 | Samsung Electronics Company, Ltd. | Bit stream signal feature detection in a signal processing system |
| US8346971B2 (en) * | 1999-05-04 | 2013-01-01 | At&T Intellectual Property I, Lp | Data transfer, synchronising applications, and low latency networks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301534A (en) * | 1979-04-09 | 1981-11-17 | Digital Switch Corporation | Framing circuit for time multiplexed data |
| JPS59221047A (ja) * | 1983-05-30 | 1984-12-12 | Victor Co Of Japan Ltd | デイジタル信号伝送における同期信号検出回路 |
| CA1298005C (en) * | 1987-03-31 | 1992-03-24 | Kazuo Iguchi | Frame synchronizing apparatus |
| US4984249A (en) * | 1989-05-26 | 1991-01-08 | First Pacific Networks | Method and apparatus for synchronizing digital data symbols |
| JP2591295B2 (ja) * | 1989-09-14 | 1997-03-19 | 日本電気株式会社 | フレーム位相同期方式 |
| EP0880248A1 (en) * | 1991-08-30 | 1998-11-25 | Nec Corporation | Circuit for detecting synchronizing signal in frame synchronization data transmission |
| US5335228A (en) * | 1992-09-30 | 1994-08-02 | At&T Bell Laboratories | Synchronization related to data streams |
| US5526297A (en) * | 1994-07-29 | 1996-06-11 | Comsat Corporation | Random unique word detection method and apparatus |
-
1994
- 1994-09-26 JP JP6229410A patent/JP3048504B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-11 US US08/526,213 patent/US5740372A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897791A (ja) | 1996-04-12 |
| US5740372A (en) | 1998-04-14 |
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