JP2626551B2 - 誤り許容パターンマッチング回路 - Google Patents
誤り許容パターンマッチング回路Info
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- JP2626551B2 JP2626551B2 JP6103586A JP10358694A JP2626551B2 JP 2626551 B2 JP2626551 B2 JP 2626551B2 JP 6103586 A JP6103586 A JP 6103586A JP 10358694 A JP10358694 A JP 10358694A JP 2626551 B2 JP2626551 B2 JP 2626551B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- General Engineering & Computer Science (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送路における
パターンマッチング回路に関し、特にある程度の誤りを
許容した上でパターン検出を行なう、誤り許容パターン
マッチング回路に関する。
パターンマッチング回路に関し、特にある程度の誤りを
許容した上でパターン検出を行なう、誤り許容パターン
マッチング回路に関する。
【０００２】
【従来の技術】従来のデータ伝送技術の分野で、あるシ
リアルデータの中から特定のパターンを検出する場合に
おいて何種類かの方法がある。その中でも、一例として
特開昭６３−２１７７４９号公報に示されているよう
な、回路構成が簡単で、かつ実装効率の高い、ＲＯＭを
用いたパターンマッチング回路が知られている。
リアルデータの中から特定のパターンを検出する場合に
おいて何種類かの方法がある。その中でも、一例として
特開昭６３−２１７７４９号公報に示されているよう
な、回路構成が簡単で、かつ実装効率の高い、ＲＯＭを
用いたパターンマッチング回路が知られている。
【０００３】図２は、この従来のパターンマッチング回
路を示すブロック図である。
路を示すブロック図である。
【０００４】この従来の回路は、図２に示すように、入
力端子１０１から入力されたシリアルデータをパラレル
データに変換して出力するシリアル・パラレル変換部１
０２と、複数のＲＯＭにて多段に構成される誤りビット
数加算部１０３とを備えている。そして、これら各段の
ＲＯＭには、アドレスデータに対応する誤りビット数が
読み出しデータとして記憶されている。
力端子１０１から入力されたシリアルデータをパラレル
データに変換して出力するシリアル・パラレル変換部１
０２と、複数のＲＯＭにて多段に構成される誤りビット
数加算部１０３とを備えている。そして、これら各段の
ＲＯＭには、アドレスデータに対応する誤りビット数が
読み出しデータとして記憶されている。
【０００５】さらに、ＲＯＭのアドレスデータ線は、上
位部分と下位部分とに二分さられており、上位部分のア
ドレスデータ線は前段のＲＯＭの読み出しデータ線に接
続され、下位部分のアドレスデータ線はシリアル・パラ
レル変換部１０２のパラレルデータ線に接続されてい
る。そして、最終段のＲＯＭは、全段における誤りビッ
ト数の加算結果を出力するための出力線と、この加算結
果が誤りビットの許容数以下になった場合にパターン検
出信号を出力する、出力端子１０４を備えた監視情報線
１０５を有している。
位部分と下位部分とに二分さられており、上位部分のア
ドレスデータ線は前段のＲＯＭの読み出しデータ線に接
続され、下位部分のアドレスデータ線はシリアル・パラ
レル変換部１０２のパラレルデータ線に接続されてい
る。そして、最終段のＲＯＭは、全段における誤りビッ
ト数の加算結果を出力するための出力線と、この加算結
果が誤りビットの許容数以下になった場合にパターン検
出信号を出力する、出力端子１０４を備えた監視情報線
１０５を有している。
【０００６】このような構成にて、入力端子１から入力
されたシリアルデータは、シリアル・パラレル変換部１
０２によってパラレルデータに変換される。このパラレ
ルデータは次段以降のＲＯＭの下位アドレスに入力され
る。また、上位アドレスには前段のＲＯＭまでの誤りビ
ット数の和が入力される。つまり、各ＲＯＭのアドレス
データとして、前段までの誤りビット数と各段毎のパラ
レルデータとが与えられる。そして、ＲＯＭの読み出し
データとしては、前段までのパラレルデータの誤りビッ
ト数に各段のパラレルデータの誤りビット数を加算した
データが出力される。
されたシリアルデータは、シリアル・パラレル変換部１
０２によってパラレルデータに変換される。このパラレ
ルデータは次段以降のＲＯＭの下位アドレスに入力され
る。また、上位アドレスには前段のＲＯＭまでの誤りビ
ット数の和が入力される。つまり、各ＲＯＭのアドレス
データとして、前段までの誤りビット数と各段毎のパラ
レルデータとが与えられる。そして、ＲＯＭの読み出し
データとしては、前段までのパラレルデータの誤りビッ
ト数に各段のパラレルデータの誤りビット数を加算した
データが出力される。
【０００７】さらに、最終段のＲＯＭは、全段における
誤りビット数の加算結果を出力するとともに、この加算
結果が、誤りビットの許容数以下である場合は、監視情
報線５の出力端子４にてパターン検出信号を出力する。
誤りビット数の加算結果を出力するとともに、この加算
結果が、誤りビットの許容数以下である場合は、監視情
報線５の出力端子４にてパターン検出信号を出力する。
【０００８】このようなパターンマッチング回路は、デ
ータに誤りがあっても、ある程度の誤りを許容してパタ
ーンを検出することができる。このため、デジタル通信
において、特に移動通信の場合、ある程度の誤りをもっ
たデータが通信経路の影響で受信側に入力されてくる事
があり、この様な環境のなかでフレーム同期を取る場合
など、受信されたシリアルデータからある特定パターン
を検出したいというときに用いることができる。なお、
検出したい特定パターンと一致していないビットのこと
を「誤りビット」と呼んでいる。
ータに誤りがあっても、ある程度の誤りを許容してパタ
ーンを検出することができる。このため、デジタル通信
において、特に移動通信の場合、ある程度の誤りをもっ
たデータが通信経路の影響で受信側に入力されてくる事
があり、この様な環境のなかでフレーム同期を取る場合
など、受信されたシリアルデータからある特定パターン
を検出したいというときに用いることができる。なお、
検出したい特定パターンと一致していないビットのこと
を「誤りビット」と呼んでいる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来技術のように、ある程度の誤りを許容してパターンを
検出する場合、まず、誤りビットの許容数（以下、「誤
り許容数」という）の設定の仕方によって検出率が大き
く変化してしまうという問題点がある。
来技術のように、ある程度の誤りを許容してパターンを
検出する場合、まず、誤りビットの許容数（以下、「誤
り許容数」という）の設定の仕方によって検出率が大き
く変化してしまうという問題点がある。
【００１０】例えば、誤り許容数を小さく設定しておく
（検出したいパターンのビット数に対して、０〜１０％
程度）と、正確に所定のパターン検出が行なわれる。し
かし、誤り許容数が小さいために誤りをもったデータは
弱く、フレーム同期を取る場合など、頻繁に同期外れが
起こることになる。
（検出したいパターンのビット数に対して、０〜１０％
程度）と、正確に所定のパターン検出が行なわれる。し
かし、誤り許容数が小さいために誤りをもったデータは
弱く、フレーム同期を取る場合など、頻繁に同期外れが
起こることになる。
【００１１】逆に、誤り許容数を大きく設定する（検出
したいパターンのビット数に対して２０〜２５％程度）
と、同期外れは確かに少なくなる。しかし、間違ったパ
ターンを検出してしまう可能性も高くなる。
したいパターンのビット数に対して２０〜２５％程度）
と、同期外れは確かに少なくなる。しかし、間違ったパ
ターンを検出してしまう可能性も高くなる。
【００１２】このように、誤り許容数の設定によって相
反する問題点があるが、通常は、両者の中間で使用目的
に応じた適当な値を設定して用いている。
反する問題点があるが、通常は、両者の中間で使用目的
に応じた適当な値を設定して用いている。
【００１３】ところで、前記のような従来のパターンマ
ッチング回路において、ＲＯＭからの直接の出力である
監視情報線によって、パターン検出信号を発生させてい
るために、誤り許容数を変更しようと思った場合、最終
段のＲＯＭの内容をそっくり変更しなければならない。
つまり、誤り許容数を一度設定してしまうと使用目的に
応じた設定が困難となるので、汎用性が低いという問題
点があった。
ッチング回路において、ＲＯＭからの直接の出力である
監視情報線によって、パターン検出信号を発生させてい
るために、誤り許容数を変更しようと思った場合、最終
段のＲＯＭの内容をそっくり変更しなければならない。
つまり、誤り許容数を一度設定してしまうと使用目的に
応じた設定が困難となるので、汎用性が低いという問題
点があった。
【００１４】そこで本発明は、上記従来技術の問題点に
鑑み、ある程度の誤りを許容して受信データから特定パ
ターンを検出する際に、その誤り許容数を状況に応じて
自由に変更することによってパターンマッチングの効率
を向上させることができる、簡単な回路で汎用性の高い
パターンマッチング回路を提供することを目的としてい
る。
鑑み、ある程度の誤りを許容して受信データから特定パ
ターンを検出する際に、その誤り許容数を状況に応じて
自由に変更することによってパターンマッチングの効率
を向上させることができる、簡単な回路で汎用性の高い
パターンマッチング回路を提供することを目的としてい
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明の、誤り許容パターンマッチング回路は、受信
データであるシリアルデータをパラレルデータに変換し
て出力するデータ変換部と、前記データ変換部より出力
されたパラレルデータがアドレス信号として入力され、
検出したい複数種の特定パターンの各々に対する誤りビ
ットの数を出力する１個の情報記憶手段と、検出したい
複数種の特定パターンの各々に対する誤りビットの許容
数を設定するための複数の設定部と、前記情報記憶手段
より出力された複数種の特定パターンの各々に対する誤
りビットの数と、前記設定部の各々で設定された複数種
の特定パターンの各々に対する誤りビットの許容数とを
それぞれ比較し、前記誤りビットの許容数以下になった
場合の受信データを検出パターンとしてそれぞれ発生さ
せる複数の比較部と、から少なくとも構成されており、
前記情報記録手段には、検出したい複数種の特定パター
ンの各々に対する誤りビットの数が、前記情報記憶手段
への入力が想定される全アドレス信号に応じて予め記憶
されていることを特徴とする。
の本発明の、誤り許容パターンマッチング回路は、受信
データであるシリアルデータをパラレルデータに変換し
て出力するデータ変換部と、前記データ変換部より出力
されたパラレルデータがアドレス信号として入力され、
検出したい複数種の特定パターンの各々に対する誤りビ
ットの数を出力する１個の情報記憶手段と、検出したい
複数種の特定パターンの各々に対する誤りビットの許容
数を設定するための複数の設定部と、前記情報記憶手段
より出力された複数種の特定パターンの各々に対する誤
りビットの数と、前記設定部の各々で設定された複数種
の特定パターンの各々に対する誤りビットの許容数とを
それぞれ比較し、前記誤りビットの許容数以下になった
場合の受信データを検出パターンとしてそれぞれ発生さ
せる複数の比較部と、から少なくとも構成されており、
前記情報記録手段には、検出したい複数種の特定パター
ンの各々に対する誤りビットの数が、前記情報記憶手段
への入力が想定される全アドレス信号に応じて予め記憶
されていることを特徴とする。
【００１６】この誤り許容パターンマッチング回路にお
いて、前記設定部は、前記誤りビットの許容数を多段階
に設定可能なスイッチを備えていることを特徴とするも
のや、前記比較部からの検出パターンが前記設定部に入
力されるようにフィードバックループが構成されてお
り、前記設定部では、最も正確なパターン検出が要求さ
れる、同期引き込み時には誤りビットの許容数が小さく
設定され、それ以降、定常時には同期外れを防止するた
めに誤りビットの許容数が大きく設定されることを特徴
とするものが好ましい。
いて、前記設定部は、前記誤りビットの許容数を多段階
に設定可能なスイッチを備えていることを特徴とするも
のや、前記比較部からの検出パターンが前記設定部に入
力されるようにフィードバックループが構成されてお
り、前記設定部では、最も正確なパターン検出が要求さ
れる、同期引き込み時には誤りビットの許容数が小さく
設定され、それ以降、定常時には同期外れを防止するた
めに誤りビットの許容数が大きく設定されることを特徴
とするものが好ましい。
【００１７】
【００１８】
【作用】上記のとおりに構成された本発明では、受信デ
ータがアドレス信号として情報記憶手段に入力される
と、情報記憶手段はそのアドレス信号に応じて、検出し
たい複数種の特定パターンの各々と一致しない誤りビッ
トの数をそれぞれ出力する。
ータがアドレス信号として情報記憶手段に入力される
と、情報記憶手段はそのアドレス信号に応じて、検出し
たい複数種の特定パターンの各々と一致しない誤りビッ
トの数をそれぞれ出力する。
【００１９】一方、各設定部にて、検出したい特定パタ
ーン全てに対する誤りビットの許容数がそれぞれ設定さ
れており、情報記憶手段から出力される検出したい特定
パターン全てに対する誤りビットの数は、各設定部で設
定された誤りビットの許容数と各比較部でそれぞれ比較
され、その結果、誤りビットの許容数以下になった場
合、各比較部は、このときの受信データを検出パターン
として発生させる。
ーン全てに対する誤りビットの許容数がそれぞれ設定さ
れており、情報記憶手段から出力される検出したい特定
パターン全てに対する誤りビットの数は、各設定部で設
定された誤りビットの許容数と各比較部でそれぞれ比較
され、その結果、誤りビットの許容数以下になった場
合、各比較部は、このときの受信データを検出パターン
として発生させる。
【００２０】この事により、受信データにおいて検出し
たい特定パターンに対する誤りビットの許容数が、従来
技術のように情報記憶手段であるＲＯＭなどの内容をそ
っくり変更しなくても、設定部で使用目的に応じて自由
に設定可能であるので、汎用性の高い回路となる。
たい特定パターンに対する誤りビットの許容数が、従来
技術のように情報記憶手段であるＲＯＭなどの内容をそ
っくり変更しなくても、設定部で使用目的に応じて自由
に設定可能であるので、汎用性の高い回路となる。
【００２１】また、情報記憶手段に、検出したい複数種
の特定パターンの各々に対する誤りビットの数が、情報
記憶手段への入力が想定される全アドレス信号に対応し
て予め記憶されていることにより、回路構成が簡単で済
む。
の特定パターンの各々に対する誤りビットの数が、情報
記憶手段への入力が想定される全アドレス信号に対応し
て予め記憶されていることにより、回路構成が簡単で済
む。
【００２２】さらに、比較部からの検出パターンが設定
部に入力されるようにフィードバックループを構成し、
誤りビットの許容数を状況に応じて自由に変える、すな
わち、最も正確なパターン検出が要求される、同期引き
込み時には誤りビットの許容数を小さし、それ以降、定
常時には同期外れを防止するために誤りビットの許容数
を大きくすることにより、安定したフレーム同期を行な
うことが達成され、スムーズなパターン検出が可能にな
る。
部に入力されるようにフィードバックループを構成し、
誤りビットの許容数を状況に応じて自由に変える、すな
わち、最も正確なパターン検出が要求される、同期引き
込み時には誤りビットの許容数を小さし、それ以降、定
常時には同期外れを防止するために誤りビットの許容数
を大きくすることにより、安定したフレーム同期を行な
うことが達成され、スムーズなパターン検出が可能にな
る。
【００２３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２４】図１は、本発明のパターンマッチング回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【００２５】本実施例のパターンマッチング回路は、図
１に示すように、入力端子１から入力されたシリアルデ
ータをパラレルデータに変換して出力するシリアル・パ
ラレル変換部２と、このシリアル・パラレル変換部によ
り出力されたパラレルデータがアドレス信号として直接
入力される情報記憶手段としてのＲＯＭ３とを備えてい
る。また、シリアル・パラレル変換部２により出力され
るパラレルデータのビット数は、検出したい特定パター
ンのビット数と同数にしてある。
１に示すように、入力端子１から入力されたシリアルデ
ータをパラレルデータに変換して出力するシリアル・パ
ラレル変換部２と、このシリアル・パラレル変換部によ
り出力されたパラレルデータがアドレス信号として直接
入力される情報記憶手段としてのＲＯＭ３とを備えてい
る。また、シリアル・パラレル変換部２により出力され
るパラレルデータのビット数は、検出したい特定パター
ンのビット数と同数にしてある。
【００２６】また、ＲＯＭ３には、入力されるアドレス
信号に対して、検出したい４種類の特定パターンＡ〜Ｄ
と比較した場合の誤りビットの数が予め記憶されてお
り、特定パターンＡに対する誤りビットの数が読み出し
データＤ０〜Ｄ３に、特定パターンＢに対する誤りビッ
トの数が読み出しデータＤ４〜Ｄ７に、特定パターンＣ
に対する誤りビットの数が読み出しデータＤ８〜Ｄ１１
に、特定パターンＤに対する誤りビットの数が読み出し
データＤ１２〜Ｄ１５に、それぞれ出力される。つま
り、ＲＯＭ３の出力には、１個のアドレスデータに対し
て、検出したい４種類の特定パターンＡ〜Ｄに対する誤
りビットの数が一度に出力される事になる。
信号に対して、検出したい４種類の特定パターンＡ〜Ｄ
と比較した場合の誤りビットの数が予め記憶されてお
り、特定パターンＡに対する誤りビットの数が読み出し
データＤ０〜Ｄ３に、特定パターンＢに対する誤りビッ
トの数が読み出しデータＤ４〜Ｄ７に、特定パターンＣ
に対する誤りビットの数が読み出しデータＤ８〜Ｄ１１
に、特定パターンＤに対する誤りビットの数が読み出し
データＤ１２〜Ｄ１５に、それぞれ出力される。つま
り、ＲＯＭ３の出力には、１個のアドレスデータに対し
て、検出したい４種類の特定パターンＡ〜Ｄに対する誤
りビットの数が一度に出力される事になる。
【００２７】このＲＯＭ３からの４組の出力線にはそれ
ぞれ、その出力された４種類の特定パターンＡ〜Ｄに対
する誤りビット数と、後述する設定部４Ａ〜４Ｄで設定
された誤りビットの許容数とを比較する比較部５Ａ〜５
Ｄが接続されている。これらの比較部５Ａ〜５Ｄは、Ｒ
ＯＭ３から出力された誤りビット数が設定部で設定され
た誤り許容数以下になった場合に、それぞれの特定パタ
ーンに対する検出パルスを出力する。
ぞれ、その出力された４種類の特定パターンＡ〜Ｄに対
する誤りビット数と、後述する設定部４Ａ〜４Ｄで設定
された誤りビットの許容数とを比較する比較部５Ａ〜５
Ｄが接続されている。これらの比較部５Ａ〜５Ｄは、Ｒ
ＯＭ３から出力された誤りビット数が設定部で設定され
た誤り許容数以下になった場合に、それぞれの特定パタ
ーンに対する検出パルスを出力する。
【００２８】ここで、上記各比較部５Ａ〜５Ｄには、誤
りビットの許容数を自由に設定できる４個の設定部４Ａ
〜４Ｄが設けられ、これらの設定部４Ａ〜４Ｄには、そ
れぞれ外部から操作できる設定スイッチ（不図示）が備
えられている。一例として検出レベルを３段階に分け、
この検出レベル１、２、３に対して誤り許容数を例え
ば、６、４、２となるように設定しておく。設定部４Ａ
〜４Ｄはそれぞれ、検出したい一つの特定パターンに対
して一個設けられており、各々４種類のパターンに対し
て誤り許容数を設定することができる。
りビットの許容数を自由に設定できる４個の設定部４Ａ
〜４Ｄが設けられ、これらの設定部４Ａ〜４Ｄには、そ
れぞれ外部から操作できる設定スイッチ（不図示）が備
えられている。一例として検出レベルを３段階に分け、
この検出レベル１、２、３に対して誤り許容数を例え
ば、６、４、２となるように設定しておく。設定部４Ａ
〜４Ｄはそれぞれ、検出したい一つの特定パターンに対
して一個設けられており、各々４種類のパターンに対し
て誤り許容数を設定することができる。
【００２９】上述した構成において、入力端子１から入
力されたシリアルデータは、シリアル・パラレル変換部
２によりパラレルデータに変換され、ＲＯＭ３のアドレ
ス信号として読み込まれる。ＲＯＭ３からの４組の出力
線には、それぞれ検出したい４種類の特定パターンＡ〜
Ｄに対する誤りビット数が出力される。次に、各比較部
５Ａ〜５Ｄにて、各々の特定パターンＡ〜Ｄに対する誤
りビット数と、設定部４Ａ〜４Ｄの各々で設定された誤
り許容数とがそれぞれ比較され、その結果が誤り許容数
以下になった場合、検出パターンが見つけ出されたとし
て、各々の比較部５Ａ〜５Ｄから検出パルスが発生す
る。
力されたシリアルデータは、シリアル・パラレル変換部
２によりパラレルデータに変換され、ＲＯＭ３のアドレ
ス信号として読み込まれる。ＲＯＭ３からの４組の出力
線には、それぞれ検出したい４種類の特定パターンＡ〜
Ｄに対する誤りビット数が出力される。次に、各比較部
５Ａ〜５Ｄにて、各々の特定パターンＡ〜Ｄに対する誤
りビット数と、設定部４Ａ〜４Ｄの各々で設定された誤
り許容数とがそれぞれ比較され、その結果が誤り許容数
以下になった場合、検出パターンが見つけ出されたとし
て、各々の比較部５Ａ〜５Ｄから検出パルスが発生す
る。
【００３０】上述したパターンマッチング回路では、設
定部でスイッチからの外部入力により誤り許容数を設定
したが、本発明はこれに限られるものではなく、フレー
ム同期を取る場合などにおいて、例えば、誤り許容数の
設定部で、検出パルスとのフィードバックループを作
り、最も正確なパターン検出が要求される、同期引き込
み時には誤り許容数を小さくし、それ以降、定常時には
同期外れを防止するために誤り許容数を大きくすること
によって、安定したフレーム同期を行なうことも可能で
ある。さらに、回路には情報記憶手段としてＲＯＭを用
いたが、本発明はこれに限られるものではない。なお、
ＲＯＭについては、検出したい特定パターンの変更を容
易にするためにＥＰ−ＲＯＭを使用することが考えられ
る。
定部でスイッチからの外部入力により誤り許容数を設定
したが、本発明はこれに限られるものではなく、フレー
ム同期を取る場合などにおいて、例えば、誤り許容数の
設定部で、検出パルスとのフィードバックループを作
り、最も正確なパターン検出が要求される、同期引き込
み時には誤り許容数を小さくし、それ以降、定常時には
同期外れを防止するために誤り許容数を大きくすること
によって、安定したフレーム同期を行なうことも可能で
ある。さらに、回路には情報記憶手段としてＲＯＭを用
いたが、本発明はこれに限られるものではない。なお、
ＲＯＭについては、検出したい特定パターンの変更を容
易にするためにＥＰ−ＲＯＭを使用することが考えられ
る。
【００３１】
【発明の効果】以上説明したように本発明は、受信デー
タをアドレス信号として情報記憶手段から読み出され
る、検出したい複数種の特定パターンの各々に対する誤
りビットの数を、設定された誤りビットの許容数とそれ
ぞれ比較する複数の比較部と、それらの誤りビットの許
容数をそれぞれ設定可能な複数の設定部とを、情報記憶
手段から独立させて構成したことにより、受信データに
おいて検出したい特定パターンに対する誤りビットの許
容数を従来技術のようにＲＯＭの内容をそっくり変更し
なくても、各設定部で使用目的に応じて自由に設定でき
る。その結果、汎用性の高い回路となる。
タをアドレス信号として情報記憶手段から読み出され
る、検出したい複数種の特定パターンの各々に対する誤
りビットの数を、設定された誤りビットの許容数とそれ
ぞれ比較する複数の比較部と、それらの誤りビットの許
容数をそれぞれ設定可能な複数の設定部とを、情報記憶
手段から独立させて構成したことにより、受信データに
おいて検出したい特定パターンに対する誤りビットの許
容数を従来技術のようにＲＯＭの内容をそっくり変更し
なくても、各設定部で使用目的に応じて自由に設定でき
る。その結果、汎用性の高い回路となる。
【００３２】また、情報記憶手段に、検出したい複数種
の特定パターンの各々に対する誤りビットの数が、情報
記憶手段への入力が想定される全アドレス信号に対応し
て予め記憶されていることにより、簡単な回路構成にす
ることができる。
の特定パターンの各々に対する誤りビットの数が、情報
記憶手段への入力が想定される全アドレス信号に対応し
て予め記憶されていることにより、簡単な回路構成にす
ることができる。
【００３３】さらに、比較部からの検出パターンが前記
設定部に入力されるようにフィードバックループを構成
し、最も正確なパターン検出が要求される、同期引き込
み時には誤りビットの許容数を小さし、それ以降、定常
時には同期外れを防止するために誤りビットの許容数を
大きくすることにより、安定したフレーム同期を行なう
ことができ、スムーズなパターン検出が可能になる。こ
の結果、パターンマッチングの効率が向上する。
設定部に入力されるようにフィードバックループを構成
し、最も正確なパターン検出が要求される、同期引き込
み時には誤りビットの許容数を小さし、それ以降、定常
時には同期外れを防止するために誤りビットの許容数を
大きくすることにより、安定したフレーム同期を行なう
ことができ、スムーズなパターン検出が可能になる。こ
の結果、パターンマッチングの効率が向上する。
【００３４】
【図１】本発明のパターンマッチング回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】従来のパターンマッチング回路を示すブロック
図である。
図である。
１ 入力端子 ２ シリアル・パラレル変換部 ３ ＲＯＭ ４Ａ〜４Ｄ 誤り許容数設定部 ５Ａ〜５Ｄ 比較部
Claims (3)
- 【請求項１】 受信データであるシリアルデータをパラ
レルデータに変換して出力するデータ変換部と、 前記データ変換部より出力されたパラレルデータがアド
レス信号として入力され、検出したい複数種の特定パタ
ーンの各々に対する誤りビットの数を出力する１個の情
報記憶手段と、 検出したい複数種の特定パターンの各々に対する誤りビ
ットの許容数を設定するための複数の設定部と、 前記情報記憶手段より出力された複数種の特定パターン
の各々に対する誤りビットの数と、前記設定部の各々で
設定された複数種の特定パターンの各々に対する誤りビ
ットの許容数とをそれぞれ比較し、前記誤りビットの許
容数以下になった場合の受信データを検出パターンとし
てそれぞれ発生させる複数の比較部と、から少なくとも
構成されており、 前記情報記録手段には、検出したい複数種の特定パター
ンの各々に対する誤りビットの数が、前記情報記憶手段
への入力が想定される全アドレス信号に応じて予め記憶
されている 誤り許容パターンマッチング回路。 - 【請求項２】 前記設定部は、前記誤りビットの許容数
を多段階に設定可能なスイッチを備えていることを特徴
とする、請求項１に記載の誤り許容パターンマッチング
回路。 - 【請求項３】 前記比較部からの検出パターンが前記設
定部に入力されるようにフィードバックループが構成さ
れており、 前記設定部では、最も正確なパターン検出が要求され
る、同期引き込み時には誤りビットの許容数が小さく設
定され、それ以降、定常時には同期外れを防止するため
に誤りビットの許容数が大きく設定されることを特徴と
する、請求項１に記載の誤り許容パターンマッチング回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103586A JP2626551B2 (ja) | 1994-05-18 | 1994-05-18 | 誤り許容パターンマッチング回路 |
| US08/404,380 US5710775A (en) | 1994-05-18 | 1995-03-15 | Error allowing pattern matching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103586A JP2626551B2 (ja) | 1994-05-18 | 1994-05-18 | 誤り許容パターンマッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312589A JPH07312589A (ja) | 1995-11-28 |
| JP2626551B2 true JP2626551B2 (ja) | 1997-07-02 |
Family
ID=14357886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103586A Expired - Fee Related JP2626551B2 (ja) | 1994-05-18 | 1994-05-18 | 誤り許容パターンマッチング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5710775A (ja) |
| JP (1) | JP2626551B2 (ja) |
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|---|---|---|---|---|
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- 1994-05-18 JP JP6103586A patent/JP2626551B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-15 US US08/404,380 patent/US5710775A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5710775A (en) | 1998-01-20 |
| JPH07312589A (ja) | 1995-11-28 |
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